硬件工程师必知的十七个电路设计问答.pdfVIP

硬件工程师必知的十七个电路设计问答 一、基本的数字电路 (1) 什么是Setup和Hold时间？ 答：Setup/Hold Time用于测试芯片对输入信号和时钟信号之间的时间要求。建立时间(Set up Time)是指触发器的时钟信号上升沿到来以前，数据能够保持稳定不变的时间。输入数据 信号应提前时钟上升沿(如上升沿有效)T时间到达芯片，这个T就是建立时间通常所说的S etup Time。如不满足Setup Time，这个数据就不能被这一时钟打入触发器，只有在下一个 时钟上升沿到来时，数据才能被打入触发器。保持时间(Hold Time)是指触发器的时钟信号 上升沿到来以后，数据保持稳定不变的时间。如果Hold Time不够，数据同样不能被打入触 发器。 (2) 什么是竞争与冒险现象？怎样判断？如何消除？ 答：在组合逻辑电路中，由于门电路的输入信号经过的通路不尽相同，所产生的延时也就会 不同，从而导致到达该门的时间不一致，我们把这种现象叫做竞争。由于竞争而在电路输出 端可能产生尖峰脉冲或毛刺的现象叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒 险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。 (3) 请画出用D触发器实现2倍分频的逻辑电路？ 答：把D触发器的输出端加非门接到 D 端即可，如下图所示： (4) 什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？ 答：线与逻辑是两个或多个输出信号相连可以实现与的功能。在硬件上，要用OC 门来实现(漏 极或者集电极开路)，为了防止因灌电流过大而烧坏OC门，应在OC门输出端接一上拉电阻(线 或则是下拉电阻)。 (5) 什么是同步逻辑和异步逻辑？同步电路与异步电路有何区别？ 答：同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 电路设计可分类为同步电路设计和异步电路设计。同步电路利用时钟脉冲使其子系统同步运 作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和 “完成”信号使 之同步。异步电路具有下列优点：无时钟歪斜问题、低电源消耗、平均效能而非最差效能、 模块性、可组合和可复用性。 (6) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图(数据接口、控制接口、 锁存器/缓冲器)。 答：典型输入设备与微机接口的逻辑示意图如下： (7) 你知道那些常用逻辑电平？TTL 与 COMS 电平可以直接互连吗？ 答：常用的电平标准，低速的有 RS232、RS485、RS422、TTL、CMOS、LVTTL、LVCMOS、ECL、 ECL、LVPECL 等，高速的有 LVDS、GTL、PGTL、 CML、HSTL、SSTL 等。 一般说来，CMOS 电平比TTL 电平有着更高的噪声容限。如果不考虑速度和性能，一般TTL 与CMOS器件可以互换。但是需要注意有时候负载效应可能引起电路工作不正常，因为有些 TTL 电路需要下一级的输入阻抗作为负载才能正常工作。 二、 可编程逻辑器件 (1) 你所知道的可编程逻辑器件有哪些？ 答：ROM(只读存储器)、PLA(可编程逻辑阵列)、FPLA(现场可编程逻辑阵列)、PAL(可编程阵 列逻辑)、GAL(通用阵列逻辑)，EPLD(可擦除的可编程逻辑器件)、FPGA(现场可编程门阵列)、 CPLD(复杂可编程逻辑器件)等，其中ROM、FPLA、PAL、GAL、EPLD是出现较早的可编程逻辑 器件，而FPGA 和CPLD 是当今最流行的两类可编程逻辑器件。FPGA是基于查找表结构的， 而CPLD是基于乘积项结构的。 (2) 设想你将设计完成一个电子电路方案，请简述用EDA软件(如PROTEL)进行设计(包括原 理图和PCB 图)到调试出样机的整个过程。在各环节应注意哪些问题？ 答：完成一个电子电路设计方案的整个过程大致可分为以下几个步骤： A.原理图设计阶段 ●注意适当加入旁路电容与去耦电容； ●注意适当加入测试点和0欧电阻以方便调试时测试用； ●注意适当加入0欧电阻、电感和磁珠以实现抗干扰和阻抗匹配； B.PCB 设计阶段 ● 自己设计的元器件封装要特别注意以防止板打出来后元器件无法焊接； ● FM 部分走线要尽量短而粗，电源和地线也要尽可能粗； ● 旁路电容、晶振要尽量靠近芯片对应管脚； ● 注意美观与使用方便； C.投板 ●