基于MRV原理的锁相环抖动B IS T电路优化与实现.pdfVIP

第44卷第3期 东南大 学 学报 (自然科学版) VO1．44 No．3 2014年 5月 JOURNALOFSOUTHEASTUNIVERSITY (NaturalScienceEdition) Mav2014 doi：10．3969／j．issn．1001—0505．2014．03．006 基于 MRV原理的锁相环抖动 BIST电路优化与实现 蔡志匡 徐 亮 任力争 许浩博 时龙兴 (东南大学国家专用集成电路系统工程技术研究中心，南京 210096) 摘要：为解决传统基于游标原理锁相环片上抖动测量电路的问题，提出了一种基于多精度游标 (MRV)原理的锁相环抖动内建 自测试技术．该原理不仅能够大幅降低测量电路面积，同时能够 有效保证测量精度，减少锁相环(PVT)的影响．将MRV原理运用在游标延时链(VDL)和游标振 荡器(VRO)2种典型技术上．在VDL方案中，由单级延时链改进为两级延时链 ，分别采用粗细2 种不同分辨率的延时单元；在VRO方案中，根据待测信号的范围，通过改变振荡器的控制信号， 测量电路动态选择相应的分辨率．在TSMC130nm工艺下，分别对2种改进方案进行电路实现， 并从分辨率、面积、测量范围、测量误差等方面进行对比分析． 关键词：锁相环 ；内建 自测试 ；多精度游标；抖动；游标延时链 ；游标振荡器 中图分类号：TN47 文献标志码 ：A 文章编号：1001—0505(2014)03-0482-05 OptimizationandimplementationofPLLjitter BIST circuitbasedonM RV technique CaiZhikuang XuLiang RenLizheng XuHaobo ShiLongxing (NationalASICSystemEngineeringResearchCenter，SoutheastUniversity，Nanjing210096，China) Abstract：InordertoovercomethedrawbacksofPLL (phase．1ockedloops)on．chipiittermeasure． mentcircuitsbasedonthetraditionalvernierprinciple，anovelMRV (multi—resolutionvernier) BIST (built—inself-test)schemeisproposed．Theprinciplecannotonlygreatlyreducecircuitarea， butalsoeffectivelyensurethetestprecisionandreducetheimpactofPVT．MRV isappliedtotwo typicaljittermeasurementcircuits，namelytheVDL (vernierdelayline)andVRO (vernierringOS— cillator)．IntheVDLscheme，thesinglestagedelaylineisimprovedbytwoleveldelaylines，in whichfineandcoarseresolutiondelaycellsareused．IntheVRO scheme，accordingtothescopeof signalstobemeasured，thecircuitcallprovidecorrespondingresolutionsdynamicallybyconrtolling therfequencyoftheoscillators．DesignedinTSMC 130nm CMOSprocess，thesetwotechniquesrae compraedintermsoftimingresolution，raeaoverhead，therangeofmeasurementanderror． Keywords：phase—lockedloop(PLL)；bu