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新電子網站 Page 1 of 9 新電子網站 》學技術 創造殺手級3D IC產品 CPU/記憶體堆疊勢在必行 3D IC系列 唐經洲 中央處理器(CPU)的記憶體使用量極高，且占據CPU近三分之二的面積，經常成為效 能、良率與測試的技術瓶頸；因此，若能利用矽穿孔(TSV)技術，將CPU與記憶體進行 堆疊，將可打造晶片間傳輸速度更快、雜訊更小且效能更佳的新一代三維晶片(3D IC) 。 根據全球半導體聯盟(GSA)調查，記憶體在部分異質堆疊中是必要的元素。而中央處理 器(CPU)使用記憶體量最多，主因是CPU的快取(Cache)與暫存器(Register)皆為繞線 複雜度相當高的功能元件，從減輕繞線複雜度的角度觀之，此兩個區塊特別適用3D IC 。 另外，因為快取記憶體介於CPU與主記憶體之間，其速度亦需相當快，記憶體面積也經 常占據CPU近三分之二的面積(圖1) 。在此種情形下，無論效能、良率或測試均為CPU 的技術瓶頸，可稱之為記憶體的設計障礙(Memory Wall) 。這個現象等同於一個都市內 的車子越來越快，住家與辦公大樓也越來越豪華，惟都市的街道卻無法滿足這兩者之間 的快速運輸量。 .tw/article_print.asp?sn=1201130015 2012/2/3 新電子網站 Page 2 of 9 圖1 Itanium 2 MPU內部各功能區塊的分布情形 資料來源： Intel 快取扮演CPU與記憶體緩衝器角色 將Cache音譯成快取，自然是考慮到它將記憶體階層中下一層的存取速度提升到它的存 取速度。快取記憶體是使用者透通 (User-transparent)的快速記憶體，用以當作CPU 和主記憶體的緩衝器，主要是利用程式的區域性特質記錄程式常用的資料及指令。 圖2是快取記憶體管理系統的示意圖。快取記憶體放在CPU與主記憶體之間，當CPU要 讀取主記憶體資料或寫入資料到主記憶體，會先檢查資料是否早已放在快取記憶體，若 有，則從快取記憶體存取資料；若無，則再想辦法從主記憶體拿取資料。由於快取記憶 體係由靜態隨機存取記憶體 (SRAM)組成，所以其存取資料的速度可較由動態隨機存取 記憶體(DRAM)組成的主記憶體快。 圖2 快取記憶體管理系統 簡言之，快取原理乃是利用程式區域性與動態重置性，讓使用者感覺擁有如下一層 DRAM同樣的大容量，且像快取記憶體般快的記憶體系統。雖然80x86及其他大多數的 微處理器系統中，快取係指介於主記憶體與暫存器之間的層次，但快取原理卻可應用在 整個電腦記憶體系統中的任兩個層次之間。這裡所謂的快取記憶體，在L1當然大部分是 暫存器， L2則為SRAM ，現僅特別針對記憶體與CPU的堆疊整合提出說明。 SoC面臨異質製程整合挑戰 過去的SoC目標係將各獨立的IC整合，透過SoC可減少面積與封裝需求，並提高其可靠 度。然不幸的是，以一顆消費性或汽車電子的SoC而言，其可能要將邏輯電路、類比電 路、快閃記憶體等整合，但其製程與設計的整合太多，代價亦太高，電路效能不一定 好。英特爾(Intel)也早就指出若使用三個製程於一個大晶片，製程增加的費用係三倍。 此論點，美國賓夕法尼亞州立大學(PSU)的教授謝源亦有提到。此因當晶片所需要的製 程