集成锁相环及其相关4.pdfVIP

集成锁相环及其相关 (四) 在这里我们首先重复和总结上节课末，所提到的以CY2308 为例 的PLL 在高速数字电路时钟系统中的应用。 f.2 高速数字电路，时钟歪斜的消除 在数字系统中最早使用锁相是为了减小歪斜 （skew）。如下图所 示： 假设有一对同步的数据和时钟线进入一个大的数字芯片。因为 时钟通常要驱动大量的晶体管和长的连线，因此必须引入大扇出能力 的缓冲器，缓冲器必然引入相应的时钟延迟；缓冲器的输出到各个晶 体管之间的必然有的一段连线，这些连线存在不等于0 的布线电阻以 及各种的分布电容，因此也会引入相应的信号延迟。 以上的延迟，必然导致片上时钟相对于数据之间的，相当大的时 钟歪斜现象。时钟的歪斜现象必然导致整个芯片工作的频率上限的减 少。 在这里我们首先考虑一个运方构成的跟随器电路，如下图，所示， 我们在跟随器的输出端叠加一个误差信号Vm，此时 1 由图我们可以得到： (Vin－Vout) ×A＋Vm ＝Vout 由理想运算放大器的无穷增益这一特点，我们可以得到： Vout ＝Vin 既是Vout 与Vm 不相关，也就是说通过这样一个开环增益为无 穷大的电压反馈系统，输出叠加的误差信号是可以消除的。 下面我们再考虑，如下图所示的电路中，CKin 加到片上的锁相 环参考输入端，缓冲器置于环路的内部。由于PLL 的相位反馈作用， 可以保证CKin 和CKb 之间相位差的值为零，则消除了时钟的歪斜。 从另一点看，缓冲器引人的固定相移被反馈系统的无穷大的环 路增益所消除。 这里要注意的是：VCO 的输出 Vvco 不一定和CKin 是对齐 的，但这一点并不重要，因为我们用到的主要是缓冲器后的输出。 对于任意的需要补偿的延迟td，都可以将一个延迟等于td 的传 2 输线插入到缓冲器输出端和鉴频鉴相器的反馈输入端之间，以恢复和 产生一个消除td 延迟影响的时钟信号 （这些时钟可以由结构一致的 其他缓冲器，缓冲Vvco 的输出得到）。 同样的，时钟的歪斜也可以通过延迟锁相环来消除。实际应用中， 如果不需要倍频，则采用延迟锁相环更合适，因为它不易受到噪声影 响。(上节课我们提到的CY2308，由于它的系列型号中可能要求倍频， 因此它使用的是PLL) f.3 数据抖动的减小 从上节课我们讲述的内容大家可以知道，锁相环能抑制输入端 引入的快抖动分量。例如，如果锁相环的带宽为 10MHz，则输人一 个中心频率为1GHz 的带有抖动的信号，通过锁相环路后，高于 10 MHz 的输人抖动分量就会被衰减。因此，在某种意义上该锁相环就 类似于一个中心频率为1GHz．总的带宽为 20MHz 的窄带滤波器。 这是锁相环的另外一个重要而有用的特性。 在许多的高速数字集成电路中，必须处理带抖动的数字信号。例 如二进制信号存在的随机抖动，这是因为： l 芯片内部和封装中存在串扰； l 封装寄生效应； l 器件附加的电子噪声等等。 所以，为了减小上述抖动的影响，就需要一个频率等于数据速率 3 的低噪声时钟，来 “重新定时”这些二进制数据流信号以减小抖动。 如下图所示： 它通过采用一个时钟驱动的 D 触发器来对每个比特的中点进行 再采样。但是在许多应用中，这样的时钟信号可能无法单独得到。例 如，不带有单独的参考时钟信道的光纤链路，在这里光纤仅仅传输随 机的数据流，但是并不向接收端另外提供时钟波形。因此可以将上图 中的电路改为，下图所示电路： 其中 “时钟恢复电路CRC （clock recovery circuit）将从输人数 据来产生时钟。由于它采用环路带宽较窄的锁相环电路，因此CR