Verilog 硬件描述语言实例2.pdf

10.6 D触发器 1. Verilog 语言描述 //例10.6.1 module d_ff (q, d, clk); output q; input d, clk; reg q; always @(posedge clk) q=d; endmodule 2. 程序说明 上升沿触发指变量值从0变为1、0变为x和z 、或者从x ，z变为1，用posedge表示。 下降沿触发指变量值从1变为0、1变为x和z或者从x ， z变为0，用negedge表示。 上升沿和下降沿检测语句功能表 From\to 0 1 X Z 0 no posedge posedge posedge 1 negedge No negedge negedge X negedge posedge no No Z negedge posedge no No 3 ．仿真结果 例10.6.1的仿真电路图： 例10.6.1的仿真波形图： Verilog语言有两种赋值方式：连续赋值assign和过程赋 值。过程赋值用来更新寄存器类型变量的值，过程赋值包括 阻塞赋值“=” 和非阻塞赋值“=” 两种。 阻塞赋值： 阻塞赋值“=” ：这种赋值方式 //例10.6.2 是立即执行。也就是说执行 module d_ff (q1,q2, d, clk); 下一条语句时，q1已等于d。 output q1,q2; 在clk时钟的上升沿，q1=d和 input d, clk; q2=q1两条语句是先后执行的， 最后结果相当于q1 =d ， reg q1,q2; n+1 n q2 =q =d 。 always @(posedge clk) n+1 n+1 n begin q1=d; q2= q1; end endmodule 非阻塞赋值： 非阻塞过程赋值语句不 //例10.6.3 会阻塞进程，直到整个 块的操作执行完才一次 module d_ff (q1,q2, d, clk); 完成赋值操作。用于几 output q1,q2; 个寄存器需要同一时刻 赋值的情况。 input d, clk; q1 =d ， reg q1,q2;