刘彦文清华大学出版社嵌入式系统原理及接口教案.pptVIP

第6章 时钟与电源管理、 DMA与总线优先权 本章重点: ⑴ S3C2410A时钟与电源管理概述；时钟发生器；电源管理；时钟与电源管理特殊功能寄存器。其中包含了时钟与电源管理用到的引脚信号、电源用到的引脚。 ⑵ S3C2410A DMA概述，包括存储器到外设DMA传输举例等；DMA操作，包括选择硬件DMA请求或软件DMA请求，硬件DMA请求源的选择、有限状态机、外部DMA请求/响应协议和DMA传输举例等；DMA特殊功能寄存器；总线优先权。 6.1 时钟与电源管理概述 6.1.1 时钟与电源管理概述 S3C2410A片内集成了时钟与电源管理模块，该模块由三部分组成：时钟控制、USB控制和电源控制。 时钟与电源管理有以下特点。 时钟与电源管理模块内有两个锁相环（Phase Locked Loop，PLL），一个称为主锁相环MPLL，产生三种时钟信号，FCLK用于ARM920T；HCLK用于AHB总线设备和ARM920T；PCLK用于APB总线设备。另一个称为USB锁相环UPLL，产生的时钟信号UCLK（48MHz）用于USB。 FCLK在S3C2410A内核供电电源为2.0V时，最高频率为266MHz；内核供电电源为1.8V时，最高频率为200MHz。 电源管理有4种模式，分别是NORMAL、SLOW、IDLE和Power_OFF。 NORMAL模式：在这种模式下，只允许用户通过软件控制片内外设的时钟信号接通或切断。例如，UART2如果不使用，可以通过软件切断它的时钟信号，以减少功耗。 SLOW模式：SLOW模式不使用主锁相环，SLOW模式使用外部频率较低的时钟（XTIpll或EXTCLK）经过分频后直接作为FCLK。在这种模式下，功耗仅仅取决于外部时钟的频率。 IDLE模式：在这种模式下，只切断了到ARM920T的时钟FCLK，到所有片内外设或控制器的时钟信号仍然接通。计算功耗时应减去ARM920T的功耗。任何到CPU的中断请求，能够将CPU从IDLE模式中唤醒。 Power_OFF模式：在这种模式下，除了唤醒逻辑外，S3C2410A片内电源被切断。为了能够激活Power_OFF模式，S3C2410A要求有两个单独的电源供电，一个给唤醒逻辑，另一个给包含CPU在内的内部逻辑供电，并且这1路电源应该能够被控制，使得它的电源能够被接通或切断。从Power_OFF模式中被唤醒，使用外部中断请求EINT[15:0]或RTC报警中断。 6.1.2 功耗管理概述 基于CMOS电路芯片的功耗，由静态功耗与动态功耗组成。静态功耗非常小，可以忽略不计。门电路电容充放电的动态功耗是电路功耗的主要部分。动态功耗通常与加在芯片上的电源电压的平方成正比；与加在芯片上的时钟信号的频率成正比。 动态频率调节（Dynamic Frequency Scaling）是指，由频率调度程序负责在运行过程中针对不同的运算需求，动态调节系统时钟的频率，以达到降低功耗的目的。 动态频率调节需要有相应的调度程序，负责收集系统当前运行速度、负荷，预测系统未来的需求，以及计算调度花费的功耗与调度后节省的功耗。 S3C2410A时钟与电源管理模块中的MPLL，在外接时钟源频率已经固定的情况下（如12MHz），通过软件设置特殊功能寄存器MPLLCON中主、预、后分频控制为不同的值，可以使锁相环在程序运行过程中，输出的时钟频率发生改变。比如从266MHz变成150MHz，或从150MHz变成200MHz，实现动态频率调节。 用于USB的时钟频率，即UPLL的输出，通常使用48MHz，不改变。 虽然S3C2410A在内核电源为2.0V时，MPLL产生的时钟频率最高为266MHz，但是对于某些应用场合，如果事先能够确定它的工作频率，比如100MHz已经满足系统要求，那么在初始化阶段，通过设定锁相环对应的参数，可以使其启动后就工作在较低的频率。 S3C2410A为了支持软件对功耗的管理，在NORMAL模式，还可以通过对时钟控制寄存器CLKCON设置不同的值，把不使用的外设或控制器所连接的时钟信号切断，以节省功耗。 在IDLE模式，S3C2410A可以停止到ARM920T的时钟。在Power_OFF模式，可以切断除唤醒逻辑外的ARM920T和全部片内外设的电源，降低系统的功耗。 S3C2410A中，FCLK是主时钟，可以由软件调节时钟分频比，产生不同频率的HCLK和PCLK，以适应不同的应用方案，减少功耗。 6.1.3 时钟与电源管理用到的S3C2410A引脚信号 表6-1列出了部分S3C2410A的引脚信号及它们的含义，它们是时钟与电源管理所用到的。另外，将Reset相关引脚信号也一并放在这里介绍。 6.2 时钟发生器 6.2.1 时钟