第章微机系统原理和结构.pptx

第5章 8086微机系统原理和结构 ;5.1 8086 CPU结构与功能;一、 结构特点;二、 编程结构（功能结构）;三、 寄存器结构;通用寄存器 : 每一个数据寄存器都是16位寄存器，但又可将高8位和低8位分别作为两个独立的8位寄存器使用。 ;指针和变址寄存器: SP：在堆栈操作中用来存放栈顶的偏移地址，永远指向堆栈的栈顶。;段寄存器: CS：代码段存放的是当前执行程序的指令代码。CS的内容是代码段的段基地址，它和指令指针IP一起决定下一条所要执行指令的物理存储地址。;指令指针寄存器: IP用来存放下一条要执行指令的偏移地址。CPU取指令时总是以CS的内容为段基地址，以IP为段内偏移地址。当CPU从CS段偏移地址为(IP)的内存单元中取出指令代码的一个字节后，IP自动加1，指向指令代码的下一个字节。 遇到过程调用、转移及返回等指令时，系统将根据程序确定新的IP的内容，使其不再加1。 用户程序不能直接访问IP(指令的操作数不能是IP)。 ;标志寄存器：也称程序状态字(PSW)，是一个16位寄存器，但只使用了其中的9位，包括6个状态标志位和3个控制标志位。;(1) 条件标志(6个)：反映指令执行后运算结果特征.;;ZF(零标志): ZF=D7+…+D0或D15+…+D0 运算结果为0，则ZF=1，否则ZF=0。 结果非0，则ZF=0。; OF(溢出标志): OF=D7CY?D6CY或D15CY ? D14CY;例： 假设执行一条加法指令，计算5439H+476AH后各状态标志位的状态为何?;CF和OF的进一步讨论：;(2) 控制标志----控制CPU的状态。;CPU的引脚： 地址线与数据线，控制与状态线， 电源与定时线。;8086的两种工作模式 最小模式：单微处理器模式，所需要的全部控制信号都由CPU直接提供。 最大模式：多微处理机模式，系统中除了有8086 CPU之外，还可以接另外的处理器构成多微处理器系统。 当MN/~MX =1时，8086工作在最小模式；当MN/~MX =0时，8086工作在最大模式。;;2) 控制总线：共有16根，其中两种工作模式共用的有8根引脚。 MN/~MX：工作方式控制输入。 ~RD：读选通信号，低电平有效。 READY： “准备好”信号输入引脚，有效时，表示存储器或I/O已准备好，CPU可以进行数据传送。 INTR： 可屏蔽中断请求输入信号，高电平有效。CPU在每条指令的最后???个周期采样该信号，决定是否进入中断响应。;~TEST：测试信号输入引脚，低电平有效。当CPU执行WAIT指令时，每隔5个时钟周期对此引脚进行一次测试。若为高电平，CPU则继续处于空转状态进行等待，直到引脚变为低电平后，CPU才结束等待状态，继续执行下一条指令。 NMI：非屏蔽中断请求输入信号，上升沿触发。 RESET：系统复位输入信号，高电平有效。为使CPU完成内部复位过程，该信号至少要在4个时钟周期内保持有效。当RESET返回低电平时，CPU将重新启动。;~BHE/S7：分时复用的控制／状态信号线，三态输出。在总线周期的第一个时钟周期输出信号，其他时钟周期输出状态信号S7(S7的意义目前没有定义)。：当~BHE=0时，表示可使用高8位数据线AD8~ADl5；否则只使用低8位数据线AD0~AD7。;最小模式下引脚24~31的功能定义： ~INTA：中断响应输出端。 ALE：地址锁存允许信号，三态输出，高电平有效。 ~DEN ：数据允许信号，三态，低电平有效。 DT/~R： 数据传送方向控制信号，三态。 M/~IO：输入／输出／存储器控制信号，三态。 ~WR：写信号输出，三态。 HOLD：总线保持请求(其他部件共享总线)信号输入，高电平有效。 HLDA：总线保持响应信号输出，高电平有效。;最大模式下引脚24~31的功能定义为： QSl、QS0： 指令流队列状态输出。 ~S2、 ~S1 、 ~S0 ：总线周期状态信号输出，低电平有效，三态。这3个信号连接到总线控制器的输入端，译码后可产生系统总线所需要的各种控制信号。 ~LOCK：总线封锁信号输出，低电平有效。 ~RQ/~GT1、 ~RQ/~GT0 ：总线请求／总线响应信号引脚。具有双向功能，既是总线请求输入，也是总线响应输出；但 ~RQ/~GT0比~RQ/~GT1具有更高的优先权。 ;二、 8086系统配置;8086最小模式系统;1.地址锁存器 将CPU发出的动态地址锁存。 地址和数据（0～15）与状态（16～19）分时复用，先输出地址，后输出数据/状态，然后利用这些稳定的地址，选择某个存储单元或I/O口来读/写。 Intel 8282锁存器：8位锁存器（8个D锁存器），三态输出。 74LS373：8D锁存