锁存器与触发器原理.ppt

作业题 238页：5.2.4，5.2.5 3. D锁存器的动态特性 定时图:表示电路动作过程中，对各输入信号的 时间要求以及输出对输入信号的响应时间。 74HC/HCT373 八D锁存器  4. 典型集成电路 74HC/HCT373的功能表 高阻 × × × H 高阻 × × × H 锁存和禁止输出 H H H* L L L L L* L L 锁存和读锁存器 H H H H L L L L H L 使能和读锁存器（传送模式） Qn Dn LE 输 出 内部锁存器 状 态 输 入 工作模式 L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。 * 5 锁存器和触发器 5.1 双稳态存储单元电路 5.2 锁存器 5.3 触发器的电路结构和工作原理 5.4 触发器的逻辑功能 本章学习基本要求 1、掌握锁存器、触发器的电路结构和工作原理； 2、熟练掌握SR触发器、JK触发器、D触发器及T 触发器的逻辑功能； 3、正确理解锁存器、触发器的动态特性。 时序逻辑电路: 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。 结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。 工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅与当前的输入信号有关，而且与此前电路的状态有关。 反馈 5.1.2 双稳态存储单元电路 Q端的状态定义为电路输出状态。 电路有两个互补的输出端 1. 电路结构 2、数字逻辑分析 ——电路具有记忆1位二进制数据的功能。 如 Q = 1 如 Q = 0 1 0 0 1 0 1 1 0 5.2.1 SR 锁存器 5.2 锁存器 5.2.1 D 锁存器 5.2.1 SR 锁存器 5.2 锁存器 1. 基本SR锁存器 初态：R、S信号作用前Q端的状态，用Q n表示。 次态：R、S信号作用后Q端的 状态，用Q n+1表示。 1) 工作原理 R=0、S=0 状态不变 0 0 若初态 Q n = 1 1 0 1 若初态 Q n = 0 0 1 0 0 0 无论初态Q n为0或1，锁存器的次态为为1态。 信号消失后新的状态将被记忆下来。 0 1 若初态 Q n = 1 1 0 1 若初态 Q n = 0 0 1 0 0 1 0 R=0、S=1 置1 无论初态Q n为0或1，锁存器的次态为0态。 信号消失后新的状态将被记忆下来。 1 0 若初态 Q n = 1 1 1 0 若初态 Q n = 0 1 0 0 1 0 1 R=1 、 S=0 置0 1 1 0 0 S=1 、 R=1 无论初态Q n为0或1，触发器的次态 、 都为0 。 状态不确定 约束条件: SR = 0 当S、R 同时回到0时，由于两个与非门的延迟时间无法确定，使得锁存器最终稳定状态也不能确定。 触发器的输出既不是0态，也不是1态 3）工作波形 反馈 输入端 输出端 由两个与非门组成 电路结构与逻辑符号 锁存器由逻辑门加反馈电路构成，电路有两个互补的 输出端Q和 ,其中Q的状态称为锁存器的状态。 用与非门构成的基本SR锁存器 国标逻辑符号 2、工作原理 1) 无有效电平输入（S=R=1）时，锁存器保持稳定状态不变 1 1 若初态Qn = 1 若初态 Qn = 0 1 0 1 0 1 0 1 1 2) 在有效电平作用下（S=0、R=1） ，无论初态Q n为0或1，锁存器都会转变为1态。 0 1 若初态Qn = 1 若初态Qn = 0 1 0 1 0 1 0 1 1 0 这种情况称将锁存器置1或置位。S端称为锁存器的置1端或置位端。 3) 在有效电平作用下（ S=1、R=0 ），无论初态Q n为0或1，锁存器都会转变为0态。 1 0 初态Qn = x x 1 0 这种情况称将锁存器置0或复位。R端称为锁存器的置0端或复位端。 4) 当（ S=0、R=0 ）时，无论初态Q n为0或1，锁存器状态不定。 0 0 初态Qn = x 1 1 R=0、S=0时：Q=Q=1，不符合锁存器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，将不能确定锁存器是处于1状态还是0状态。所以锁存不允许出现这种情况，这就是基本RS锁存器的约束条件。此状态为不定状态。为避免不定状态，对输入信号应加S+R=1的约束条件。 3、触发方式 0 1 1 0 1 0 置1端 置0端 基本锁存器的触发方式属电平触发。 不定 1 0 0 不定 0 0 0 0 1 0 1 0 0 0 1 1 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 R S 4、逻辑功能 逻辑功