第4章+组合逻辑电路概要.ppt

* * ab ab a=b A3 A2 A1 A0 B3 B2 B1 B0 AB AB A=B 74LS85 +5V F3 F2 F1 A B C D 0 1 1 0 例子的逻辑图 * * 练习：挑出等于和大于5的四位二进制数。 方案一 设：输入 B=0101 ~ 5 ;X=x3x2x1x0 。 x3 x2 x1 x0 “1” 输出F2 。 1 0 F2 G H * * 挑出等于和大于5的四位二进制数。 方案二 设：输入 B=0100 ~ 4 ;X=x3x2x1x0 。 x3 x2 x1 x0 F2 “1” 输出 F2 。 1 0 作业： 4-2, 4-5，4-7，4-9，4-12，4-14 4-17，4-21 本章结束 4.8 广义译码器概念 真值表是任何组合电路的设计必经的，且最基本的建模形式。 对于任何类型的组合电路的设计就归结为一个既定功能的广义译码器的设计，而一个针对广义译码器设计建模的关键是给出对应的真值表。 广义译码器的引入有利于在认识上将各类组合逻辑电路的设计简化成一张真值表的表达，同时使传统的数字技术概念和设计方法顺利地过渡到对现代自动设计技术的理解和把握，甚至包括对以后将要介绍的时序电路的结构、功能和设计的深入理解和高效设计奠定重要的基础。 4.9 可编程逻辑器件PLD 4.9.1 PLD概述 简单PLD的基本结构中与阵列和或阵列是电路的主体， 主要用来实现组合逻辑函数。 输入由缓冲器组成， 它使输入信号具有足够的驱动能力并产生互补输入信号。 输出电路可以提供不同的输出方式， 如直接输出（组合方式）或通过寄存器输出（时序方式）。 此外， 输出端口上往往带有三态门， 通过三态门控制数据直接输出或反馈到输入端。 PLD（可编程逻辑器件）：指由用户通过编程来构造相应的 逻辑电路并加以实现的器件。 输入缓冲电路 与功能电路 输出缓冲电路 或功能电路 ······ ······ 输入数据 输出数据 输入项 乘积项 和项 * * Si Ai Bi Ci Ci+1 FA 全加器惯用逻辑符号 Si Ai Bi Ci-1 Ci Σ 全加器国标逻辑符号 CI CO 全加器的逻辑符号和逻辑图 Ci-1 Si Ai Bi Ci 由半加器构成全加器 全加器: 半加器: Ai? Bi Ai? Bi Ci-1?(Ai? Bi) Si=Ai?Bi?Ci-1 Ci= Ci-1( Ai?Bi )+AiBi Si=Ai?Bi Ci=Ai?Bi Ai?Bi?Ci-1 Ci-1( Ai?Bi )+AiBi * * 3.多位加法器 加法器：实现多位二进制数加法运算的电路。 按进位数传递方式可分为串行进位和超前进位两种方式并行加法器。 * * （1）串行进位加法器 串行进位并行加法器的全加器的个数等于相加数的位数。 图示电路为4位全加器，由于低位的进位输出接到高位的进位输入，故为串行进位加法器。 * * 串行进位并行加法器 全加器的个数等于加数的位数。优点是电路简单、连接方便；缺点是运算速度不高。最高位的运算，必须等到所有低位运算依次结束，送来进位信号之后才能进行。 * * (2) 超前进位并行加法器 为了提高速度，若使进位信号不逐级传递，而是运算开始时，即可得到各位的进位信号，采用这个原理构成的加法器，就是超前进位（Carry Look－ahead）加法器， 超前进位并行加法器采用超前进位（并行进位）的方法，能够先判断出各位的进位是0还是1，因此四个全加器可同时相加，从而提高了运算速度。 四位超前进位加法器74LS283由四个全加器和超前进位电路组成。 74LS283就是采用这种超前进位的原理构成的4 位超前进位加法器，其内部电路如图所示 加法器 逻辑图形符号如图所示。 超前进位加法器提高了运算速度，但同时增加了电路的复杂性，而且位数越多，电路就越复杂。 其中：A3~A0为一个四位二进制数的输入；B3~B0为另一个二进制数的输入；CI为最低位的进位；CO是最高位的进位；S3~S0为各位相加后的和。 加法器 * * 例 解：按照加法的规则，低四位的进位输出CO应接高四位的进位输入CI，而低四位的进位输入应接0。逻辑图如图所示。 两片74283构成八位二进制加法器 A3 A2 A1 A0 CI B3 B2 B1 B0 S3 S2 S1 S0 CO 74283 A3 A2 A1 A0 CI B3 B2 B1 B0 S3 S2 S1 S0 CO 7428