16年实验带综合实验.ppt

* * * * * * * * * 数字闪烁显示：10Hz左右； * 课程实验 语言篇 熟习Quartus II软件的使用； 掌握用原理图输入法和硬件描述语言（Verilog HDL）两种方法来设计逻辑电路； 实验一 简单组合电路 实验目的 1 、(实验2-1)用原理图输入法来设计一个半加器电路 -其中a、b 为一位的加数与被加数信号 -so、co分别为和与进位信号 -进行功能和时序仿真，并观察仿真波形，以验证半加器的功能 实验任务 实验一 简单组合电路 2 、 (实验2-2)用Verilog HDL 硬件描述语言来设计3-8 译码器 -a[2:0]为3个数据输入端，y[7:0]为8个数据输出端。 -进行功能和时序仿真仿真,并观察仿真波形,以验证3-8译码器的功能 -使用RTL阅读器观察设计电路的综合结果 提示： Edit/ Grid Size ... 中所弹出的对话框中将Grid Size：改为1.0us ： Edit/ End Time .. . 中所弹出的对话框中将Time改为100.0us，以方便观察、理解仿真得到的波形。 了解时钟分频电路的原理。 掌握使用always块结构和if-else语句实现时序逻辑电路的方法。 掌握使用reg型变量实现同步计数器的方法。 掌握Verilog HDL语言中parameter常量及if语句的用法。 实验二 时钟分频电路 实验目的 设计两个时钟分频电路 输入信号 时钟信号clkin 清零脉冲clr（高有效） 输出信号 输出时钟信号clkout （1）假设输入时钟周期为1ms，设计分频电路1，使输出时钟周期为10ms，并采用同步清零方式。（实验2-1-1、2-1-2、2-1-3） （2）假设输入时钟频率50MHz,设计分频电路2，使输出时钟周期为1ms，并采用异步清零方式。 （实验2-2-1、2-2-2） 实验二 时钟分频电路 实验任务 用Verilog HDL语言设计(1ms-10ms)分频电路 提示：仿真时clock 的T = 1ms，Grid Size = 1ms，End Time = 50ms ,可将计数器输出count放在波形编辑器上一起观察 用加法计数器的最高位输出作为分频电路的输出。 提示：采用阻塞赋值语句。计数器的最高位count[3]作为输出 实验要求 实验二 时钟分频电路 2. 修改程序，使输出时钟clkout在计够10个数后才有一个正跳变。 提示：采用非阻塞赋值语句。clkout 只在计数值为9 时为“1”,其他时候都为“0”；采用非阻塞赋值,clkout 比count 值正好滞后一个时钟周期。 3. 设计电路使输出时钟信号的前半周为低电平，后半周为高电平。 4. 分别进行功能仿真和时序仿真 用Verilog HDL语言设计(20ns-1ms)分频电路 提示：仿真时clock 的T = 20ns，Grid Size = 20ns，End Time = 3ms 用加法计数器的最高位输出作为分频电路的输出。 2. 修改程序，使输出时钟clkout在计够50000个数 后才有一个正跳变。 提示：采用非阻塞赋值语句。clkout 只在计数值为49999 时为1,其他时候都为0；采用非阻塞赋值,clkout 比count 值正好滞后一个时钟周期。 实验要求 实验二 时钟分频电路 3. 分别进行功能仿真和时序仿真 掌握2位8-4-2-1编码的二-十进制加法计数器的原理。 掌握实现启动/停止计数的方法。 实验三 带异步清零和启动/停止计数的2位十进制加法计数器 实验目的 实验任务 设计一个2位8-4-2-1编码的二-十进制加法计数器 具有异步清零和启动/停止计数功能 输入信号 时钟信号clkin（T=0.1s）； 清零信号clr（低有效）； 启动/停止计数信号startstop（低有效）。 输出信号 2位十进制加法计数器的高4位输出sec[3..0]和低4位输出dsec[3..0]。 实验三 带异步清零和启动/停止计数的2位十进制加法计数器 实验要求 1. 启动计数和停止计数使用同一个输入信号 当第一次按下启/停按钮时，启动计数； 第二次按下启/停按钮时，则暂停计数； 第三次按下启/停按钮时，在原来的数值基础上继续计数。 2. 仿真要求 仿真时clock的T = 0.1s，Grid Size = 0.1s，End Time = 11s 实验三 带异步清零和启动/停止计数的2位十进制加法计数器 分别进行功能仿真和时序仿真 1、实验目的 2、设计任务 3、详细功能及状态描述 4、模块设计 5、设计提示 综合实验：数字秒表的设计 1、实验目的 1、熟悉QUARTUS II集成开发环境和可编程器件的工作原理；