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过程：CLK上升沿通过Mp的栅-漏电容耦合使Out1所上升（Vdd) 作用：Mp的漏-衬底结正偏=衬底电流↑；诱发CMOS闩锁 * 过程：CLK上升沿通过Mp的栅-漏电容耦合使Out1所上升（Vdd) 作用：Mp的漏-衬底结正偏=衬底电流↑；诱发CMOS闩锁 * * 电荷分享:NAND2分析 电荷分享:NAND2分析 电荷分享:NAND3分析 计算电荷分享对输出电压影响 电路如下图所示，已知VDD=2.5V，VTn=0.5V,CL=10fF,Ca=2fF,Cb=3fF, Cc=5fF, 计算最坏情况下电荷分享对输出电压影响。 CMOS组合逻辑门的设计. * CMOS组合逻辑门的设计. * 例6.18 电荷分享 在什么条件下会造成节点y上电压降的最坏情况? (假设在预充电工作期间所有位于低电平，所有所隔离的内部节点开始时为0V) CMOS组合逻辑门的设计. * 电荷再分布的解决方案 使用时钟驱动的晶体管对关键的内部节点预充电(以增加面积和电容为代价) CLK CLK Me Mp A B Out Mkp CLK VDD CMOS组合逻辑门的设计. * 电容耦合 对串扰的影响非常敏感，因为①输出节点的较高阻抗和②电容耦合 Out2的变化又会通过晶体管M4的栅-源和栅-漏电容耦合到Out1 CL1 CLK CLK B=0 A=0 Out1 Mp Me Out2 CL2 In 动态NAND 静态NAND =1 =0 M1 M2 M6 M4 M5 VDD VDD 过程：In↑=1=out2↓=0=通过M4的栅-源及栅-漏电容耦合使Out1↓ 作用： Out2不能降至0V；Out1↓过多会导致求值错误；静态NAND门有少量静态功耗 CMOS组合逻辑门的设计. * 回栅耦合的影响 电容耦合引起Out1显著降低，所以Out2不能全程下降至0V Voltage Time, ns CLK In Out1 Out2 CMOS组合逻辑门的设计. * 时钟馈通 它是由在预充电器件的时钟输入和动态输出节点之间的电容耦合引起的效应 Out和CLK输入之间的耦合电容由预充电器件的栅-漏电容组成 快速上升和下降的时钟边沿会耦合到信号节点Out上 CL CLK CLK B A Out Mp Me VDD CMOS组合逻辑门的设计. * 时钟馈通 对串扰的影响非常敏感，因为①输出节点的较高阻抗和②电容耦合 CL1 CLK CLK B=0 A=0 Out1 Mp Me Out2 CL2 In 动态NAND 静态NAND =1 =0 M1 M2 M6 M4 M5 VDD VDD 过程：CLK上升沿通过Mp的栅-漏电容耦合使Out1所上升（Vdd) 作用： Mp的漏-衬底结正偏=衬底电流↑；诱发CMOS闩锁 时钟馈通 时钟的上升沿和下降沿均会引发时钟馈通效应 3.4 串联动态门 动态CMOS门的输入若出现1→0的翻转，就会导致预 充电电荷的损失 要避免这种损失，应使动态CMOS门在求值时只出现0→1的翻转，方法是在预充电期间置所有的输入为0 在动态CMOS单元之间加1个反相器（多米诺单元） V t CLK In Out1 Out2 ?V VTn CLK CLK Out1 In Mp Me Mp Me CLK CLK Out2 VDD VDD 直接串联动态门形成多级逻辑结构的方法并不可行 电荷损失导致噪声容限降低并可能引起功能出错 0→1 1→0 CMOS组合逻辑门的设计. * 基本概念 一个n型动态逻辑块后面接一个静态反相器构成 多米诺逻辑 In1 In2 PDN In3 Me Mp CLK CLK Out1 In4 PDN In5 Me Mp CLK CLK Out2 Mkp 1 ? 1 1 ? 0 0 ? 0 0 ? 1 VDD VDD CMOS组合逻辑门的设计. * 多米诺逻辑的名字来历 有如一条崩塌的多米诺骨牌线! 多米诺CMOS的特点 只能实现非反相逻辑 可以达到非常高的速度：只存在上升沿的延时，而tpHL等于0 In1 CLK Mp VDD 1→0 Out1 0→1 In2 CLK Mp VDD 1→0 Out2 0→1 1→0 In3 Inn CLK Mp VDD 1→0 Outn 0→1 图6.65 取消求值晶体管时预充电的传播效应。该电路也存在静态功耗 较好的做法是总是采用求值器件 CMOS组合逻辑门的设计. * 解决多米诺逻辑非反相的问题 采用差分逻辑－差分(双轨)多米诺逻辑门 在原理上类似于DCVSL结构，但它采用一个预充电负载而不是一个静态交叉耦合的PMOS负载 A B Me Mp Clk Clk Mf1 Clk Out = AB Mf2