第8篇 时序电路的基本单元-触发器.pptVIP

本章主要内容 (1) 各类触发器的基本结构和工作原理 (2)触发器的逻辑特性描述 (3)触发器的主要参数 时序电路与组合电路不同。它在任何时刻的输出不仅与电路的当前输入状态有关，而且还与先前的输入状态有关。 为实现时序电路的逻辑功能，就必须在电路内部包含具有存储或记忆功能的器件，用以保存与过去输入信号有关的信息。 具有存储或记忆功能的器件很多。在数字系统中通常是采用称为触发器（Flip-Flop）的电子器件来实现这种存储或记忆功能。 触发器也称双稳态电路，它是具有两种稳定状态的电路，用于保存二进制信息。在某一时间内，它只能处于一种稳定状态；只有在一定的触发信号作用下，才能从一种稳定状态翻转到另一种稳定状态。 8.1 RS触发器8.1.1 基本RS触发器 用两个“与非”门相互交叉耦合，就可以构成一个具有存储或记忆功能的最简单的RS触发器，也称基本RS触发器。 R和S为触发器的两个输入端：R为复位端（Reset），也称置“0”端； S为置位端（Set），又称置“1”端。Q和 为触发器的两个输出端，在正常工作时这两个输出端的逻辑电平总是相反的。 状态转换分析 触发器的两种稳定状态，在一定的输入条件下可以相互转化，即可以从一个稳定状态翻转到另一个稳定状态。 分析：当R=0，S=1时，无论触发器原来处于哪种状态，因为R=0，必有“与非门”A的输出 =1； 的“1”电平又反馈到“与非门”B的左输入端，而此时S=1，从而使“与非门”B的输出Q=0。Q端输出的“0”电平又反馈到A门的输入端，使A门输出的“1”保持不变。最后使触发器置成稳定的“0”状态。（Q=0， =1） 同样，当R=1，S=0时，无论触发器原来处于哪种状态，最终使触发器置成稳定的“1”状态。（ Q=1， =0 ）。 当R=1，S=1时，触发器的两个输出端电平由A门和B门的各自反馈输入条件而定，即此时触发器的状态不能由输入条件R和S来确定，而是保持原来状态不变。 当R=0，S=0时，两个输出端Q和 均为“1”，不允许。 归纳以上四种情况，可得右表（输入输出逻辑关系真值表） 这种触发器要求输入触发负脉冲的宽度（ ）必须大于2ty（ty为一级门的平均延迟时间），否则将不能可靠的工作（原因分析见P216）。 8.1.2 钟控RS触发器  这种触发器是在基本RS触发器的基础上再增加两块“与非门”，并用一个时钟脉冲CP（Clock Pulse）来控制触发器的翻转动作，故称钟控RS触发器，也称有同步脉冲控制的RS触发器。CP脉冲为正脉冲。 钟控RS触发器输入输出逻辑关系真值表  注意，钟控RS触发器要求在CP脉冲期间（即CP=1时），输入条件R和S不能改变，否则将会发生一次以上的翻转（也称“空翻”现象）。另外，它还要求CP脉冲的宽度不能小于2ty，否则，会造成“触而不翻”的现象。 由于钟控RS触发器的上述缺点，使它的应用受到限制，一般只用它作数码寄存器，而不宜作为具有移位和计数功能的逻辑部件。 8.2 触发器外部逻辑特性 现态： 触发器翻转前的状态，用Q表示。 次态： 触发器翻转后的状态，用Qn+1 表示。触发器的次态取决于它的现态和输入，即触发器的次态是触发器的现态和输入的函数。 触发器 翻转前与翻转后不同时刻的变量之间的函数关系可以用如下两种方式描述： 真值表（次态真值表） 逻辑方程（次态方程） 次态真值表是根据触发器的工作原理归纳出来的，以次态卡诺图为桥梁可以导出次态方程。 例：钟控RS触发器的次态真值表 8.3 维阻D触发器 目前被广泛使用的D触发器，是采用“维持-阻塞”结构的D触发器，简称维阻D触发器。 工作原理：维持线和阻塞线的作用。 工作时间图 在时钟脉冲的上升沿将D输入端的数据可靠的置入。 在上升沿过后的时钟脉冲期间内，D输入值可以随意改变，触发器的输出状态仍以时钟脉冲上升沿时所采样的值为准。 通常被称为边沿触发的触发器，可以用来构成移位寄存器、计数器等。 逻辑符号： 次态真值表： 8.4 主从结构的JK触发器 主从结构的JK触发器是另一种被广泛使用的触发器类型。 1. 主从触发器 构成： 由两个钟控RS触发器构成； 加在主触发器上的时钟脉冲CP经反相后再加到从触发器上去。 主从触发器的构成 主从触发器的工作特点： 在CP脉冲期间，主触发器接收输入信号并把它暂存起来。 在此期间从触发器被~CP=0所封锁，保持原来状态不变。 只有在CP脉冲的后沿出现后，从触发器才依据主触发器的输出状态而被置成相应的状态。也就是说就整个触发器而言，其输出状态在CP脉冲期间是不会发生变化的。 可以构成移位寄存器或计数器等逻辑部件。 2. JK触发器 对于钟控R