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完美时序 时钟产生和分发设计指南 简介 第 1章 简介 在您设计时钟电路时是否仅仅因为某些方法在过去一直沿用，所以就采用它呢？或者您曾 经使用过某个器件仅仅是因为其他设计中使用了它？这种现象在如今的设计中经常出现， 特别是在时钟发生和分发电路中。 本书是由工程师们编写的，目标读者是那些希望用最好的方法设计时钟电路的工程师。它 重点讲述高速数字设计中时钟发生和分发电路的实施。本书材料是从许多经过时间检验的 设计方案中挑选出来的，同时还对可满足更快的时钟频率需要的新技术进行了介绍。 最终目标是获得纯净、稳定的时钟。现在，许多公司投入整个部门来专门研究信号集成， 他们进行仿真、设计审查以及各种分析，以确保时钟的最佳运行状态。设计者应考虑到几 个影响时钟波形的因素，本书将研讨时钟设计的若干关键问题。 时钟发生器在当今的设计中起着举足轻重的作用，在对高速度的追求中，很多系统采用了 同步设计方式，随着此方法的应用，对相同时钟产生各种频率以及产生许多副本的需要也 随之产生。在大多数系统中，这些时钟需要彼此同相，否则，则将损失宝贵的周期时间。 在保持所有器件以其峰值速率工作时，时钟之间的偏斜变得非常重要。专用的时钟缓冲器 在提供纯净、精确的时钟信号方面起着主导作用。 锁相环的使用还最大程度地减小了时钟之间的延时。这些器件为设计者提供了更多的灵活 性，使设计者可以对齐时钟边沿，或者使时钟前移或后移，从而增大数据有效窗口。它们 还可以补偿线路长度延时和独特的芯片时序，时钟缓冲器的确可以帮助工程师设计出最佳 电路。 第 2 章讨论具有低偏斜输出和零延时缓冲器的时钟驱动器。该章讨论它们的工作原理并重 点介绍某些典型应用。这两种器件是时钟分发的基础，专为生成具有纯净、对称边沿的时 钟信号而设计。 在同步系统中，时序预算是成功满足设定时间和保持时间的关键。第 3 章讨论计算时序宽 裕度时需考虑的许多因素。抖动、偏斜、相位误差以及许多其他可变因素可能在指定周期 中占用宝贵的时间。但是这些因素如何合并在一起相互影响呢？该章讨论分析不同因素所 需方法，还介绍了一种称为总时序预算的新方法，此值帮助设计者确定周期时间的影响因 素，同时不使其宽裕度过大。 抖动是时钟设计中常用的术语，但是，它有很多被误解的定义。第 4 章讨论抖动的起因和 定义，并揭开与数据手册标签相关的神秘面纱。对各种类型的抖动进行了讨论，并介绍如 何进行测量。这使设计者可以评估对设计真正有影响的各类抖动。还着重介绍了抖动的特 性，以有助于隔离可能造成过度抖动的信号源。 PCB 技术网收录 1 简介 第 1章 有很多因素可影响时钟的性能，其中有一种是渗入电源系统中的噪声。噪声会增加时钟缓 冲器和锁相环的抖动和延时。第 5 章讨论噪声的影响以及如何将噪声影响减到最小。使用 旁路电容器和磁珠可获得纯净、稳定的电源。该章介绍了各种时钟系统测试的结果。 在向时钟元件提供纯净稳定的电源时，同样至关重要的是电源层的布线。第 6 章讨论提供 稳定的电源性能的印刷电路板设计方法。从层到切口，从过孔到旁路电容器接线，该章详 细介绍了须遵循的规则。该章还介绍了单个时钟信号的布线规则。为了提供无误差的波形， 介绍了各种信号布线考虑因素。串扰、阻抗不均衡、过孔和线宽对信号完整性均有重要的 影响，在设计时钟电路时须加以考虑。 随着数字时钟的速度增快，它们成为传输线。可能会出现各种发射，如果未加端接，可能 导致误触发。第 7 章讨论时钟信号线路端接的各个方面。有多种方法可以端接信号，因此， 将讨论各种方法。因为如今高速世界流行差分信号，将讨论 LVPECL 和 LVDS 两种差分信 号端接。 当采用时钟缓冲器和锁相环时，工程师经常问“可以串联多少个锁相环？”第 8 章将回答 此问题。该章详细介绍锁相环的本质及其回路带宽，这是理解此问题答案的关键所在。 电磁干扰 （EMI）是公众所用设备中的一个非常重要的因素。很多系统必须在产品投放市场 前通过严格的测试标准