第四章-存贮器.ppt

第四章 内存及其与CPU的连接 内容: 半导体存储器分类及主要技术指标 随机存储器RAM 只读存储器ROM 存储器与CPU的连接 扩展存贮器 2816的工作方式 P154页 74LS138译码器 图 74138真值表 存贮器与CPU的连接 16位CPU与8位数据的连接 一个例子 存贮空间的分配和使用 IBM PC/XT机中的存储空间分配 VRAM供显示卡之用 ROM BASIC BIOS 总称为UMB，上位存储器 IBM PC/AT机中的存储空间分配 CPU：80286 640KB~1024KB之间是UMB 超过1MB部分有64KB的HMA（高位存储器） 具有1MB以上的存储器区域XMS 虚拟存贮器和高速缓存 虚拟存贮器 高速缓存 图6-26 最小模式静态RAM存储器 ③ 8086 CPU与动态RAM连接 如果要求8086微型计算机系统的存储容量大于16K字时，存储器系统通常使用DRAM芯片，8086 CPU与DRAM的连接比较复杂。 作为一个实例,图6-27给出了在8086最大模式系统中，8086 CPU与128KDRAM的连接图，使用了64片16K×1位的2118 DRAM芯片，用来组成128K字节存储容量的动态存储器。8086的地址/状态、地址/数据线经锁存器（8283）和缓冲器（8287）送至系统总线。存储器系统也使用了相应的锁存器和缓冲器来锁存、缓冲系统总线的地址和数据信息。 6.4 存储器的组织 6.4.1 存储器的结构 1．存储体 存储器是由大量的基本存储电路组成。这些存储电路有规则地组合起来就成为存储体。在较大容量的存储器中，往往把各个字的同一位组织在一个片中，这样的存储芯片称为多字一位片，如256K×1位，512K×1位等；也有把各个字的几位组织在一个片中，称多字多位片，如256K×4位，1K×4位等。 图6-12是一个典型的RAM芯片结构示意图，它的存储体是1024×1，即1024个字的同一位。不同字的同一位通常排成矩阵的形式，如32×32?1024，这是为了便于译码寻址。 图6-12 存储器芯片结构 2．外围电路 如图6-12所示，一个存储器芯片除了存储体外，还有外围电路，通常有： ① 地址译码器：用于对n条地址线译码，以选择2n个存储单元中的一个。 ② I/O电路：处于数据总线和被选用的单元之间，用以控制被选中的单元读出或写入，并具有驱动作用。 ③ 片选控制端（ChipSelect）：由于每一片芯片的存储容量总是有限的，所以一个存储器往往由一定数量的片子组成。只有当某一片的片选输入信号有效，该片所连的地址线才有效，才能对这一片上的存储单元进行读或写的操作。 ④ 集电极开路或三态输出缓冲器。为扩展存储器的字数，常需将几片RAM的数据线并联使用，或与双向的数据总线相接，因而需要用到集电极开路或三态输出缓冲器。 另外，在动态MOS型RAM中，还有预充、刷新等方面的控制电路。 3．地址译码方式 存储器芯片的地址译码有两种方式：一种是单译码方式，又称字结构，适用于小容量的存储器芯片；另一种是双译码，或称重合译码结构。 ① 单译码结构。图6-13是一种单译码结构的存储器芯片示意图。为了说明问题，我们假设它只是一个16字4位的存储器，并且把它排成16行×4列，则每一行对应一个字，每一列对应其中的一位。每一行选择线和每一列的数据线是公共的。在这种结构中，n根地址输入经全译码有2n个输出，用以选择2n个字，如16个字对应A0～A3共4根地址线，经译码获得24?16根选择线。显然，随着存储字数的增加，译码的输出线数及相应的驱动电路会急剧增加，存储器成本也将迅速增加。 图6-13 单译码结构存储器 ② 双译码结构。双译码结构往往用于地址位数n很大时，这时把n位地址线分成接近相等的两段，分别译码，产生一组行地址线X和一组列地址线Y，然后让各行地址线和列地址线在存储元排成矩阵形式的存储体中一一相“与”，选择相应的存储元。 图6-14给出了一个有1K（1024）个字的存储器的双译码电路。1024个字排成32×32的矩阵，10根地址线分成A0～A4和A5～A9两组。前组经X译码器输出32条行选择线，后组经Y译码器输出32条列选择线。行选择线和列选择线的组合可以方便地找到1024个中的任何一个，而译码器输出的总线数仅为25+25?64根，而不是采用单译码时的210?1024根。 图6-14 双译码存储器电路 图6-15给出了一个IK×4位的SRAM Intel 2114的结构方框图。它的10根地址线中的A3～A8用于行译码，A0、A1、A2和A9用