DSP课件 第八篇 AD转换器.ppt

8.3 ADC寄存器 Register Bit Descriptions 8.3 Register Bit Descriptions 8.3.2 ADC控制寄存器2 ADC Control Register 2 (ADCTRL2) 8.3.3 最大转换通道数寄存器Maximum Conversion Channels Register (MAXCONV) 8.3.4 自动排序状态寄存器Autosequence Status Register (AUTO_SEQ_SR) 8.3.5 通道选择排序控制寄存器ADC Input Channel Select Sequencing Control Registers (CHSELSEQn) 8.4 A/D转换时钟周期ADC Conversion Clock Cycles Bits 6–0 MAX CONVn.定义在自动转换中最大转换的通道个数 SEQ1使用MAX CONV1_2 – 0. SEQ2使用MAX CONV2_2 – 0 SEQ使用MAX CONV1_3 – 0 Bits 11–8 SEQ CNTR 3 – SEQ CNTR 0 排序器计数状态位 Bits 6–4 SEQ2-State2 – SEQ2-State0 反映SEQ2的指针状态 Bits 3–0 SEQ1-State3 – SEQ1-State0 反映SEQ1的指针状态 8.3.6 转换结果缓冲寄存器 ADC Conversion Result Buffer Registers (RESULTn) 10位转换结果D9-D0存放在16位结果寄存器中的高10位 8.4 A/D转换时钟周期 ADC Conversion Clock Cycles 转换时间和给定序列中转换的个数有关。转换周期分为5个阶段： 启动序列同步(Start-of-sequence sync-up(SOS synch)) 2 采样时间 Acquisition time (ACQ) 3 转换时间 Conversion time (CONV) 4 结束转换周期 End-of-Conversion cycle (EOC) 5 序列转换结束标志设置时间 End-of-Sequence flag-setting cycle (EOS) 完成每个阶段所需的CLKOUT周期个数如下图所示： * 模数转换模块（ADC） 8.1 概述 Features 带内置采样保持的10位ADC 10-bit ADC core with built-in Sample and Hold (S/H) 16路模拟输入通道 Sixteen analog inputs (ADCIN0 – ADCIN15). 两个独立的8级排序器,或级连为16级排序器 Two independent 8-state sequencers (SEQ1 and SEQ2) or cascaded into one large 16-state sequencer (SEQ) 4个排序控制寄存器 Four Sequencing Control Registers (CHSELSEQn) 16个结果寄存器 Sixteen result registers (RESULT0 – RESULT15) 多触发源启动ADC Multiple trigger sources for start-of-conversion (SOC) sequence Software， EVA， EVB， External 灵活的中断控制,允许每一个或每隔一个序列结束产生中断Flexible interrupt control 排序器可工作在启/停方式 Sequencer can operate in start/stop mode 8.1概述Features EVA和EVB可独立触发SEQ1和SEQ2 EVA and EVB can independently trigger SEQ1 and SEQ2, respectively. 采样和保持时间窗口有独立的预定标控制 Sample-and-hold acquisition time window has separate prescale control 8.1概述Features 8.1.1 工作原理 Principle of Operation 8.1.2 连续自动排序模式 适用排序器(SEQ1和SEQ2). 在该模式下， SEQ1/SEQ2一次排序可对多达8个转换通道。转换结果依次保