第7章数字电路ppt.pptVIP

同步触发器的特点 同步触发器的触发方式为电平触发式 同步触发器的共同缺点是存在空翻 　　触发脉冲作用期间，输入信号发生多次变化时，触发器输出状态也相应发生多次变化的现象称为空翻。 空翻可导致电路工作失控。 指时钟脉冲信号控制触发器工作的方式 CP = 1 期间翻转的称正电平触发式； CP = 0 期间翻转的称负电平触发式。 7.3 边沿触发器 边沿JK触发器电路、符号 1 边沿 JK 触发器工作原理分析 当 =0、 =1时，门A、B均输出0， ，门G4输出为1，因此门C输出为1， 实现异步置0。 当 =1、 =0 时，门C、D均输出0， 门G3输出为1，因此门B输出为1， ，实现异步置1。 在 、 条件下 当CP=0，与非门 G3、G4封锁，不接收J、K信号输入，其输出为1，与门A、D被封锁，使触发器的状态保持不变。如触发器原状态为Q=0、/Q=1，则与门C输入全1，输出 ，与门A和B输入都有0，输出 2 当 CP =1 时，与非门G3、G4打开，接收 J、K信号输入 触发器的输出仍保持不变 边沿 JK 触发器工作原理分析 2 边沿 JK 触发器工作原理分析 在CP 由1到0时，CP信号是直接加到与门 A、D输入端，但G3 、G4的输出 S和R需要经过一个与非门延迟才能变为1。设 为G2在这一瞬间的输出，则 S 、R 在没有变为1以前，维持CP下降前的值 式1 代入式1得 将R、S代入上式，得 显然，这是JK 触发器的特征方程。 由以上分析可知，在CP=0及 CP =1期间，触发器状态均维持不变，只有时钟下降沿到达时刻的J、K值才能对触发器起作用，并引起翻转，实现了边沿触发JK触发器的功能。 2 CP 触发的边沿 JK 触发器 具有异步端的 边沿 JK 触发器 Q Q 1J J CP 1K K R S C1 RD SD Q Q 1J J CP 1K K R S C1 RD SD 异步端低电平有效 异步端高电平有效 R RD R RD S SD S SD 异步端低电平有效边沿JK触发器功能表 CP 出发的边沿 JK 触发器 边沿D触发器 电路结构、逻辑符号 维持-阻塞D触发器的逻辑功能与同步D触发器的功能相同，因此，特性表和真值表也相同。区别在于维持-阻塞D触发器只有在CP上升沿到达时刻才有效 1 CP 触发的边沿 D 触发器 执行 Qn+1 = D 1 1 ↑ 1 1 在 CP ? 时刻 0 0 ↑ 1 1 Qn × 1 1 1 保持不变 Qn × 0 1 1 禁 用 不定态 × × 0 0 异步置 1 1 × × 0 1 异步置 0 0 × × 1 0 说 明 Qn+1 D CP SD RD 异步端低电平有效的上升沿触发式 D 触发器功能表 具有异步端边沿 D 触发器 2 边沿 D 触发器逻辑符号、功能表 (1) 弄清时钟触发沿是上升沿还是下降沿？ (2)弄清有无异步输入端？异步置 0 端和异步置 1 端是低电平有效还是高电平有效？ (4) 边沿触发器的逻辑功能和特性方程与同步触发器的相同，但由于触发方式不一样，因此，它们的逻辑功能和特性方程成立的时间不同。边沿触发器的逻辑功能和特性方程只在时钟的上升沿(或下降沿)成立。 (3) 异步端不受时钟 CP 控制，将直接实现置 0 或置 1。触发器工作时，应保证异步端接非有效电平。 注意 7.4触发器逻辑功能的转换 公式法转换 ① 分别写出转换前后触发器的特性方程 ② 比较两个触发器的特性方程，求出转换电路的逻辑表达式 ③ 画出逻辑电路图 1. JK D 2. JK T 因此，令J = K =D 已有 Qn+1 = JQn+ KQn 欲得 Qn+1 = D 1 3. D JK 已有 Qn+1 = D 欲得 Qn+1 = JQn + KQn 因此，令 4. D T 已有 Qn+1 = D 欲得 Qn+1 = 因此，令D = 图表法转换 1 根据期待触发器的特性表和已有触发器的驱动表列出转换电路的真值表 根据真值表求出转换电路的逻辑表达式 (3) 画出逻辑电路图 T-JK触发器功能转换表 由表可得 T转换为JK的逻辑图 单脉冲发生器电路 电路图 波形图 工作原理 当电源接通后，由于FF1触发器的 端为0，所以触发器输出 =1。此时FF0状态不确定。 经过一个时钟脉冲作用后，由于FF0控制输入端