基于fpga的实时数字信号处理.docVIP

基于FPGA系统的数字信号处理性能的措施是根据实际乘数与FPGA，信号处理器和专用集成电路。 一 引言 为了满足DSP系统强加的密集计算和I / O需求。许多定制的数字硬件系统利用ASIC的设计和内置。自定义硬件解决方案是必要的，因为其他方法，如基于微处理器的系统性能低，但有僵化和开发成本高的缺点。DSP处理器试图克服定制硬件的僵化和开发成本。DSP处理器通过软件指令译码和执行提供灵活性，同时提供高性能算术组件，如快速的阵列乘法器和多个存储器增加数据吞吐量。由于其有能力实现自定义的硬件解决方案，FPGA最近也产生了用于实现数字信号处理系统的兴趣，同时，通过重新编程装置的使用来保持其灵活性[2]。利用FPGA是希望在不牺牲系统灵活性的前提下，DSP处理器的性能可以得到显着的改善。本文试图以FPGA的量化能力来提供一个超过DSP数字信号处理领域处理器的可接受的性能改善。 1.将刊登在第五届国际研讨会上现场可编程逻辑和应用，牛津，英格兰，1995年8月。 2.这项工作是根据合同编号DABT63- 94- C -0085支持的ARPA/集体安全条约组织 根据国家半导体公司的一个子合同。 二乘法和数字信号处理 一个数字信号处理算法的核心运作是乘法。通常情况下，一个DSP系统的计算性能是受到乘法运算性能限制的，因此必须最大化系统的乘法速度。基于ASIC和DSP处理器的硬件系统，通过使用快速并行阵列乘法器的最大限度地乘法的性能单独或并行。FPGA还能够实现单独或并行乘法器根据应用的需求。因此，为了解FPGA的性能相对于ASIC和DSP处理器的FPGA乘法替代品，其性能相对自定义乘数解决方案的比较是必要的。本节介绍的多个基本实现的替代品，其性能就是在FPGA上实现的。 2.1乘法器架构的替代品 在实施硬件乘法器，有两个基本的选择可用。倍增器可以实现完全的并行阵列乘法器作为一个完全的位串行乘法器如图1所示。完全平行的做法的好处是，在更快的乘法速度下，结果一般立刻产生。一个并行乘法器的繁殖速度，仅仅是组合逻辑的延时。然而，并行乘法器，也需要大量的面积来实现。另一方面位串行乘法器一般只需要1/Nth面积的等效并行乘法器，但需要2N位的时间来计算整个结果（N是数位乘法器精度）。这往往导致人们相信 位串行的方式只有2N倍，比同等并行乘法器速度较慢，但事实并非如此。由于减小尺寸和乘法器的传播路径，乘数位次持续时间非常短的（同步位串行乘法器时钟周期）。在一个位串行乘法器实现这个结果，约相当于平均并行乘法器的乘法速度在某些情况下，甚至超过并行乘法器的性能。 2.2 FPGA的乘法结果 表1列出了三个不同的FPGA实施的几个乘法器的性能。所用的FPGA是一个Xilinx4010，一个Altera的Flex800081188，松下半导体CLAy31。前两个FPGA的特点是中粒结构, 并且逻辑密度大约相当，而最后的FPGA是NE粒度体系结构，利用较小，但细胞更多。每个乘法器的乘法速度是以MHz，以及实施乘数所需的FPGA的百分比来排列的。位串行乘法器列出了时钟速率（比特率）和有效的乘法速度（时钟rate/2N）。 2.3乘数表的内容 在这项研究中的大多数乘法器的使用，如伍利的补并行阵列乘法器的共同架构[5]和位串行乘法器的流水线版本[6]如图1所示。此外，几个自定义的并行乘法器内置Altera和Xilinx的FPGA有特殊功能优势。这些都是用来表示附近最大的增殖性能，可用目前的FPGA实现。下面将讨论这些特定的自定义。 表中列出的几个乘数附加标签合成。此标签表明，合成简单的高层次的硬件语言（VHDL）设计报表创建的乘数（Z = A* B）。这些乘法器，使用原理图和高级语言设计乘法器的乘数以便他们之间的比较。结果表明，在Xilinx4010并行乘法器表款中合成的乘法器表现非常好。然而，在VHDL合成所需的速度和面积方面他们的表现几乎是相同的。 2.3.1快速进位逻辑的并行乘法器 本程序81188乘数标签快速加法器参考使用快速进位逻辑来制作更快的FPGA快速纹波进位加法器。这些加法器是用来建立快速乘法器通过采用加法器来添加连续部分产生的行。这种技术的结果，大约是那些没有实施特殊的逻辑FPGA的快速乘法器运算速度的两倍。这种方法的缺点是产生的困难随着乘法器在FPGA的位置的改变而增加。可编程路由器只能够把三个无符号的8位乘法器放在81188中虽然他们只利用总资源的13%。 三 两个流行的DSP算法的性能比较 使用前面的乘法结果，可以将基于FPGA，DSP处理器和基于ASIC的DSP系统之间的性能进行粗略比较。为了这个比较， 已被选定的流行的数字信号处理算法是一个一维滤波和快速傅里叶变换。比较是在现实的使用基础上作出的：FPGA只是一个单一的处理器，除非FP