《EDA技术与Verilog HDL》清华第2版-第4章 时序仿真与硬件实现.pptVIP

第4章 时序仿真与硬件实现 4.1 Verilog程序输入与仿真测试 4.1 Verilog程序输入与仿真测试 4.1 Verilog程序输入与仿真测试 4.1 Verilog程序输入与仿真测试 4.1 Verilog程序输入与仿真测试 4.1 Verilog程序输入与仿真测试 4.1 Verilog程序输入与仿真测试 4.1 Verilog程序输入与仿真测试 4.1 Verilog程序输入与仿真测试 4.1 Verilog程序输入与仿真测试 4.1 Verilog程序输入与仿真测试 4.2 引脚锁定与硬件测试 4.2 引脚锁定与硬件测试 4.2 引脚锁定与硬件测试 4.2 引脚锁定与硬件测试 4.2 引脚锁定与硬件测试 4.2 引脚锁定与硬件测试 4.3 电路原理图设计流程 4.3 电路原理图设计流程 4.3 电路原理图设计流程 4.3 电路原理图设计流程 4.3 电路原理图设计流程 4.4 利用属性表述实现引脚锁定 4.5 宏模块逻辑功能查询 4.6 SignalTap II的使用方法 4.6 SignalTap II的使用方法 4.6 SignalTap II的使用方法 4.6 SignalTap II的使用方法 4.6 SignalTap II的使用方法 4.6 SignalTap II的使用方法 4.7 编辑SignalTap II的触发信号 实 验 实 验 实 验 实 验 实 验 实 验 实 验 实 验 实 验 实 验 实 验 实 验 实 验 实 验 实 验 6．启动SignalTap?II进行采样与分析 7．SignalTap II的其他设置和控制方法 4-1．多路选择器设计实验 4-2．十六进制7段数码显示译码器设计 4-3．8位硬件乘法器设计实验 4-4．应用宏模块设计数字频率计 4-4．应用宏模块设计数字频率计 4-4．应用宏模块设计数字频率计 4-4．应用宏模块设计数字频率计 4-4．应用宏模块设计数字频率计 4-4．应用宏模块设计数字频率计 4-4．应用宏模块设计数字频率计 4-5．计数器设计实验 4-6 数码扫描显示电路设计 4-7 半整数与奇数分频器设计 4-7 半整数与奇数分频器设计 * * 4.1.1 编辑和输入设计文件 ⑴ 新建一个文件夹。 ⑵ 输入源程序。 ⑶ 文件存盘。 4.1.2 创建工程 ⑴ 打开并建立新工程管理窗口。 ⑵ 将设计文件加入工程中。 4.1.2 创建工程 ⑶ 选择目标芯片。 ⑸ 结束设置。 ⑷ 工具设置。 4.1.3 全程编译前约束项目设置 ⑴ 选择FPGA目标芯片。 4.1.3 全程编译前约束项目设置 ⑵ 选择配置器件的工作方式。 ⑷ 选择目标器件引脚端口状态。 ⑶ 选择配置器件和编程方式。 ⑸对双功能引脚进行设置。 4.1.4 全程综合与编译 4.1.5 仿真测试 ⑴ 打开波形编辑器。 ⑵ 设置仿真时间区域。 4.1.5 仿真测试 ⑶ 波形文件存盘。 ⑷ 将工程CNT10的端口信号节点选入波形编辑器中。 4.1.5 仿真测试 ⑸ 设置激励信号波形。 4.1.5 仿真测试 ⑹ 图4-13是最后设置好的vwf仿真激励波形文件图。 ⑺ 仿真器参数设置。 ⑻ 启动仿真器。 ⑼ 观察仿真结果。 4.1.6 RTL图观察器应用 4.2.1 引脚锁定 4.2.1 引脚锁定 4.2.2 编译文件下载 （1）打开编程窗和配置文件。 4.2.2 编译文件下载 （2）设置编程器。 （3）硬件测试。 4.2.3 JTAG间接编程模式 1. 将SOF文件转化为JTAG间接配置文件。 4.2.3 JTAG间接编程模式 2. 下载JTAG间接配置文件。 4.2.4 USB-Blaster驱动程序安装方法 4.3.1 用原理图输入方式设计半加器 （1）打开原理图编辑窗。 （2）建立一个初始原理图文件。 （3）原理图文件存盘。 （4）创建原理图文件为顶层设计的工程。 （5）绘制半加器原理图。 （6）测试半加器。 4.3.2 完成全加器顶层设计 4.3.3 对全加器进行时序仿真和硬件测试 1．打开SignalTap?II编辑窗口 2．调入待测信号 3．SignalTap II参数设置 4．文件存盘 5．编译下载 6．启动SignalTap?II进行采样与分析 *