计算机组成及体系结构复习大纲.docxVIP

计算机组成与体系结构Chp.1 简介计算机功能包括：数据处理、数据存储、数据传送、控制计算机、CPU、控制器构成图（附）Chp.2 计算机的演变和性能IAS具体参数1000 x 40 bit 字数据字(1+39) 指令字(2 x 20bit)IAS指令（具体实现高级程序）摩尔定律：集成电路的集成度每18个月翻一番性能平衡处理器和主存储器速度的不匹配解决方法：提高一次读取的数据位数（DRAM接口更宽）使用Cache（改进DRAM接口）更复杂、更高效的Cache（减少寻初期访问频度）提高互连带宽提高时钟频率和逻辑密度的问题功耗、RC延迟、内存延迟性能评估——时钟速度因为当使用流水线时，多条指令被同时执行，所以不同处理器的时钟速度的直接比较是不能说明性能的整体情况的指令执行的速率MIPS（处理器性能的通用度量）CPI——每条指令平均周期数基准程序速度度量频率度量N——同时运行的程序的拷贝数目Amdahl定律衡量多个处理器的加速比Chp.3 系统总线冯诺依曼概念（1）指令和数据都一起放在存储器里（2）存储器通过地址来寻址（3）顺序读取指令中断——提高处理效率多重终断— 顺序处理：禁止中断/嵌套处理：软件轮询菊花链总线仲裁向量式中断互连总线（关键特征：共享传输介质）数据总线（其宽度是系统性能的决定因素之一 e.g:32位，64位）地址总线（宽度决定系统的最大存储器容量）通常，地址线的高位用于选择总线上制定的模块，低位用于选择模块内具体的存储单元或I/O断e.g.一个8位地址总线，访问有128个字的存储器模访问接在I/O模块上的设备控制总线（控制或时序信号）PS: 数据总线越宽，一次能传送的位数就越多地址总线越宽，可以访问的单元就越多单一总线的问题传输延迟总线带宽瓶颈总线类型分时复用（地址有效or 数据有效控制线）物理专用（分立的数据和地址总线）总线仲裁（集中式分布式）Chp.4 Cache存储器1.存储容量，传输单元，可寻址单元()1字节 = 8 位（1Byte = 8 bit）2.存取方法顺序、直接（当前位置和存取数据位置的距离影响存取时间）随机、关联（存取时间与数据位置无关）3.性能参数：存取时间、存取周期时间、传输率R（非随机）存储器特性存取时间越短，每位的价格越高容量越大，每位的价格越低容量越大，存取时间越长Cache容量的限制更大的Cache意味着更高的价格更高的命中率，但大的Cache比小的稍慢受芯片和电路板面积的限制映射方式直接映射主存中的每一块映射到固定的一行Cache中i = j mod m映射到相同行号的两块不会有相通的标记数抖动现象全关联映射一个主存块可以装载到任意一个Cache行Cache控制逻辑必须同时对每一行中的标记进行检查，看是否匹配（缺点）组关联映射K路组相连V = 2^d直接映射全相联映射组相联映射参数标记(s-r)+行(r)+字(w)标记(s）+ 字(w)标记(s-d)+组(d)+字(w)地址长度s+ws+ws+w可寻址单元数2^(s+w)2^(s+w)2^(s+w)块/行大小2^w2^w2^w主存的块数2^s2^s2^scache行数2^r不由地址格式决定k * 2^dchche容量2^（r+w）/k * 2^d标记长度s-rss-d替换算法硬件实现最近最少使用(LRU)先进先出(FIFO)最不经常使用(LFU)随机写策略（写直达回写）行的大小随着行的大小从很小到较大的过程中，命中率先是上升，然后下降。命中率刚开始会因为局部性原理而增加局部性原理：被访问字附近的数据可能会在不久的将来被访问到较大的行减少了装入Cache的总行数当行变得较大时，离所访问的位置较远的字被再次使用的概率较小Chp.5内部存储器半导体存储器类型RAM (Random Access Memory)读/写易失性（需要持续供电）暂时存储DRAM(用于主存储器)/SRAM(用于Cache)ROM (Read-only Memory)Mask ROM数据一经写入，不可修改在制造过程中由生产商固化数据PROM (Programmable ROM)出厂空白用户一次写入，不可修改纠错硬故障永久性的损坏软差错随机的，非破坏性的可使用纠错码检测数据M位，校验码K位，实际存储M+K位纠错码和数据共同存放在存储器中故障字：两个输入的异或纠错码/故障字的长度对于纠错1位2^K -1 = M + K?M：数据长度?K：纠错码长度故障字设计如果故障字全部是0，则表示没有检测到错误如果故障字仅有1位是1，则表示某一位校验位出错，不需s要纠正如果故障字有多位是1，则故障位的数值就表示出错数据位的位置，将这位取反纠正即可例子见书~Chp.6外部存储器磁盘速度由于在相同角速度下，靠近旋转中心的数据位经过固定点(磁头)的速