现代电子系统设计选读.doc

一：智能交通控制器 设计要求 试设计民族大道与南湖大道十字路口的智能交通控制器，控制车辆的示意图如图1所示。 A 信号 B信号 C 信号 D 信号 交通信号灯的控制顺利A——B——C——D----A，信号灯有红绿黄三色（红灯禁止通行；绿灯允许通行；黄灯警示，绿灯切换为红灯时，亮黄灯3秒）为错开早晚上下班高峰，信号灯采取分时控制，其中控制的时间表为： 时间段 A信号灯 B信号灯 C信号灯 D信号灯 7:30~9:00 1分钟 45秒 1分钟 15秒 9:00~17:00 30秒 30秒 30秒 30秒 17:00~19:00 45秒 20秒 1分钟 1分钟 19:00~7:00 20秒 20秒 20秒 20秒 要求：1）采用Verilog HDL设计 2）设计报告应包含RTL图，时序仿真结果图等 3）FPGA硬件平台推荐使用DE2 设计思路 设计方案 总体上分为个大模块，即：模块、控制模块、译码显示模块。 打包后的 数字钟设计 24进制计数器 24进制仿真图 60进制计数器的设计方法类似24进制计数器，不同的地方在于，60进制的设计思想是当计数到59时，置数清零，产生进位输出；而24进制的高低4位的清零和进位需要考虑个位计数到9和整个计满到23。由于本次要求在复位后，是7:30，所以分钟在复位后应该是30。在仿真无误后，进行打包 60进制仿真图 24小时的时钟完成 数字钟仿真 控制模块 在四个路口分别在四个不同的时间段内控制交通灯的循环状况，以达到道路上路人和车辆的正常通行的目的。这里我们需要在每个路口放置三个LED灯和两个七段数码管，三个LED灯分别表示红绿黄三个不同的显示状态，数码管用来进行倒计时切换红绿黄灯的正常工作。当sk1,sk2为00时就是7:30到9:00这个时间段。当sk1，sk2为01时为9:00到17:00。当sk1,sk2为10时为第三个时间段。当sk1,sk2为11时为第四个时间段。 控制时间模块 控制状态模块 always@(posedge sysclk_1Hz or negedge reset) begin if(!reset) // 有清零，灯都灭 begin light_select=12b000000000000; light_status=3d0; enable=0; end else if(enable==0) // 使能端为0则执行 begin enable=1; // 使能端变1，下面只执行一次 case(light_status) // 控制状态跳转 0: begin // 状态A light_long=aaaa; // 灯亮的时间60s light_select=12b001100100100; // 控制灯亮 light_status=3d1; // 交给下一个状态 end 1: begin // 黄灯闪烁 light_long=eeee; // 黄灯亮的时间3s light_select=12b010100100100; // 控制黄灯亮 light_status=3d2; // 交给下一个状态 end 2: begin // 状态B light_long=bbbb; // 灯亮的时间 light_select=12b100001100100; // 控制灯亮