第七章数字逻辑2.ppt

Chapter 7 Sequential Logic Design Principles( 时序逻辑设计原理 ) Latches and Flip-Flops (锁存器和触发器 ) Clocked Synchronous State-Machine Analysis (同步时序分析) Clocked Synchronous State-Machine Design (同步时序设计) Review of Last Class (内容回顾) 时序逻辑电路 输出取决于输入和过去状态 电路特点：有反馈回路、有记忆元件 双稳态元件 Review of Last Class (内容回顾) 时序逻辑电路 输出取决于输入和过去状态 电路特点：有反馈回路、有记忆元件 双稳态元件 S - R latch（锁存器） S-R Latch with Enable(具有使能端的S-R锁存器) D Latch (D锁存器) Function Description of a D Latch(D锁存器的功能描述) D Latch with CMOS Transmission Gate(利用CMOS传输门的D锁存器) D Latch with CMOS Transmission Gate(利用CMOS传输门的D锁存器) D Latch with CMOS Transmission Gate(利用CMOS传输门的D锁存器) Flip-Flops (触发器) Change its outputs only at the Rising or Falling Edge of a controlling CLK signal. (只在时钟信号的边沿改变其输出状态) Flip-Flops (触发器) 从功能上分 D触发器、S-R触发器、J-K触发器、T触发器 从结构上分 主从结构触发器、边沿触发器 其他类型触发器 带使能端的触发器、扫描触发器 施密特触发器、单稳态触发器 D Flip-Flops (D触发器) Timing Parameters for a D Flip-Flops (D触发器的定时参数) Propagation Delay (传播延迟（CLK?Q）) 第7章作业 7.4(7.2) 7.5(7.3) 7.7(7.5) 7.12(7.9) 7.13(7.10) 7.16(7.13) 7.17(7.14) 7.18(7.15) 7.19(7.16) 7.20(7.19) 7.21(7.20)(c) 7.41(7.27) 7.43(7.28) 7.46(7.34) 7.51(7.47) 7.52(7.49) 7.77(7.68) Draw the Output Waveform of the D Flip-Flop * * Digital Logic Design and Application (数字逻辑设计及应用) Q Q_L 0态 和 1态 稳态 稳态 亚稳态 注意：亚稳态特性 Digital Logic Design and Application (数字逻辑设计及应用) Q Q_L 0态 和 1态 如何加入控制信号？？ Q QL R S Digital Logic Design and Application (数字逻辑设计及应用) S_L = R_L = 1 1 1 1 0 0 1 0 0 S_L R_L 维持原态 0 1 1 0 1* 1* Q QL S-R锁存器功能表 电路维持原态 S_L = 1, R_L = 0 Q = 0, QL = 1 S_L = 0, R_L = 1 Q = 1, QL = 0 S_L = R_L = 0 Q=QL=1，不定状态 Q QL S_L R_L S R 清0 置1 不定 S Q R Q 逻辑符号 Digital Logic Design and Application (数字逻辑设计及应用) S R C Q QL S_L R_L 0 X X 1 0 0 1 0 1 1 1 0 1 1 1 C S R 维持原态 维持原态 0 1 1 0 1* 1* Q QL 功能表 (1). C = 0时： 维持原态 (2). C = 1时： 与S-R锁存器相似 注意：当S=R=1时，若C由1?0， 则下一状态不可预测。 逻 辑 符 号 S C R Q Q —— 又称“时钟S-R锁存器” Digital Logic Design and Application (数字逻辑设计及应用) 0 X X 1 0