第七章有限状态机的设计资料.pptVIP

四、MEALY型状态机（续3） MEALY型状态机 MOORE型状态机 示例 示例 四、MEALY型状态机（续4） 总结MEALY型状态机和MOORE型状态机的特点 状态转化 输出信号 与时钟信号的关系 MOORE MEALY 由输入决定 由输入决定 由当前状态决定 由当前状态和输入决定 与时钟信号同步 不依赖于时钟，只要输入变化，输出能够立即变化 Moore和mealy状态机 从信号输出方式上分，有Moore和mealy状态机。 Moore状态机，输出仅为当前状态的函数；在输入发生变化时，虽然能确定下一个状态的去向，但还须等待下一个时钟到来，才能使状态发生变化时，以导致输出的变化。因此从时序上看属异步输出的状态机。 mealy状态机，输出是当前状态和所有输入信号的函数；在输入发生变化时，输出立即发生变化。从时序上看属同步输出的状态机。 五、状态编码 为了满足一些特殊需要，可直接将各状态用具体的二进制数进行定义，即状态机的直接编码。 状态位直接输出型编码 顺序编码 格雷码（Gray）编码 一位热码（one-hot）编码 五、状态编码（续1） 1、状态为直接输出型编码 直接把状态机的状态编码作为输出信号（output=state），是状态机的一种特殊类型。 例1： 思考：此状态机属于什么类型？ 五、状态编码（续2） library ieee; use ieee.std_logic_1164.all; entity mo is port(clk,a,reset : in std_logic; q : out std_logic_vector(1 downto 0)); end; architecture one of mo is signal state :std_logic_vector(1 downto 0); constant s0:std_logic_vector(1 downto 0):=00; constant s1:std_logic_vector(1 downto 0):=10; constant s2:std_logic_vector(1 downto 0):=11; constant s3:std_logic_vector(1 downto 0):=01; begin 状态编码 五、状态编码（续3） process(clk,reset) begin if reset=1 then state=s0; elsif clkevent and clk=1 then case state is when s0 =if a=1 then state=s1;end if; when s1 =if a=0 then state=s2;end if; when s2 =if a=1 then state=s3;end if; when s3 =if a=0 then state=s0;end if; end case; end if; end process; q=state; end; 输入决定状态的转移 输出=状态编码，状态决定输出 五、状态编码（续4） 2、其他编码方式 顺序码、格雷码、一位热码 顺序编码 格雷码编码 一位热码编码 S0=“00” 00 0001 S1=“01” 01 0010 S2=“10” 11 0100 S3=“11” 10 1000 五、状态编码（续5） 顺序编码 使用触发器数量最少； 剩余非法状态最少； 增加了从一种状态向另一种状态转化的译码组合逻辑 适用于组合逻辑资源相对丰富的CPLD器件 格雷码编码 当状态机改变状态时，状态向量中仅1位发生变化。 一位热码编码 使用触发器数量多，状态数等于触发器的数目 简化了状态译码逻辑，提高了状态转化速度。 适合含有较多时序逻辑资源的FPGA器件。 六、非法状态处理 非法状态：使用枚举类型或者直接指定状态编码的程序中，总是不可避免的出现大量剩余状态，即未定义的编码组合，这些状态在状态机的正常运行中是不需要出现的。 合法状态与非法状态之和： m=2n 如果状态机的实际状态数小于m，可以有四种选择： （1）、不做任何规定，让偶然性决定 结果：可能进入非法状态，出现短暂失控，或是完全无法摆脱非法状态而失去正常的功能。 六、非法状态处理（续1） （2）、对每一个非法状态作出明确的状态转化指示 状态 顺序编码 St0 000 St1 001 St2 010 St3 011 S