计算机系统结构第3讲.ppt

7、采用两级Cache 应用需求：CPU与主存的速度差距越来越大。 优化原理：--采用两级Cache 第一级--容量小(速度快)、块小，减少命中时间； 第二级--容量大、块大，减少失效率和失效开销。 性能分析： 一级Cache—TA=T命中+失效率×Tmem； 两级Cache--TA=TL1命中+失效率L1×TL2命中 +失效率L1×失效率L2×Tmem。 测试结果--失效率≈失效率L1×失效率L2， TL1命中+失效率L1×TL2命中＜T命中。 思考：为什么不采用更多级Cache？ 六、减少Cache命中时间方法 1、实现技术 ①采用半导体工艺构成快速存储阵列； ②尽量靠近CPU，减少传输延迟； ③全部辅助工作(变换、查找、替换、更新等)由硬件实现。 2、采用结构简单、容量小的Cache 用地址中索引访问目录表、用地址与主存块号比较最耗时。 减少命中时间原理： 容量小可减少访问目录表时间和比较时间； 结构简单可使比较与数据传输流水进行。 采用两级Cache可同时满足减少命中时间和失效开销要求。 3、写操作流水化 思路：将CPU的多个操作请求采用流水方式处理。 读操作处理步骤： ①比较请求地址；②将数据读出。 支持：不需要增加专门的硬件支持。 写操作处理步骤： ①比较请求地址、将数据保存到延迟写缓冲器中； ②从延迟缓冲器将数据写入到Cache中。 支持：需要增加延迟缓冲器硬件支持。 4、双独立总线(DIB)结构 采用旁侧式Cache可减少失效开销，但增加了命中时间，采用双独立总线结构可减少旁侧式Cache的命中时间。 双独立总线(DIB)结构： 前端总线—频率为系统总线频率(66/100/133MHz)； 后端总线--频率为CPU时钟频率(1/2/3GHz)，既处理与L1 Cache的通信，又处理前端总线上的活动； 前端总线、后端总线可并行工作。 处理器核心 L1指令Cache L1数据Cache 总线接口单元BIU L2 Cache 本地 APIC 前端总线(外总线) 后端总线 转30页 七、Cache的一致性 1、Cache更新策略比较 更新策略：写直达法、写回法。 策略比较： ①写回法命中时间较小，大多数Cache(特别是连接主存的Cache)采用写回法； ②写回法的一致性保持较差，需采取特殊措施解决一致性问题。 2、一致性问题产生原因 ①I/O设备(如DMA)绕过Cache直接对主存进行I/O操作； ②不同处理器(如PⅡ CPU支持双CPU处理)对相同的主存单元在各自Cache中拷贝的异步读/写操作。 3、一致性问题解决方案 （1）禁止法 共享数据禁止进入Cache，或允许进入、禁止修改。 例：PⅡPC机将主存空间分成不同类型的区域，对不同区域采用不同的处理方法： I/O设备、视频帧占用区域的数据不允许进入Cache； ROM区域数据可进入Cache，但不允许修改； 其他区域数据可进入Cache(但尚未解决多处理器产生的不一致性问题)。 （2）刷新法 对共享数据操作之前，先进行刷新以保持一致性，再进行具体的操作。 对DMA的I/O操作引起的不一致性： DMA在I/O操作前，将有关段先在MEM和Cache间刷新，然后再进行I/O操作，但Cache和DMA控制器的设计相当复杂(起始地址和传输粒度均不同)，不可取(一般采用禁止方法)。 对多处理器引起的不一致性： 可采用作废或更新方法的一致性协议来解决问题。 基于作废的一致性协议—当某Cache数据被写后，通知所有具有该块副本的Cache作废该块。 基于更新的一致性协议—当某Cache数据被写后，立即通知所有具有该块副本的Cache做相应的修改。 一致性协议的实现—根据Cache与共享存储器的连接结构，可采用监听法或目录法实现。 4、基于监听的一致性协议 一般在总线互连时，均采用监听协议。 监听协议：将维护各Cache一致性的责任分散到各Cache控制器中，各控制器监