FPGA_ASIC-Virtex-4 FPGA应用指南.pdf

应用指南：Virtex-4 FPGA R 使用 Virtex-4 器件的 DDR2 控制器 （267MHz 及以上） XAPP723 (v1.3) 2006 年 2 月 8 日 作者：Karthi Palanisamy 提要 DDR2 SDRAM 器件提供了比 DDR SDRAM 指标所要求的更好的新功能，并允许 DDR2 器件以 666 Mb/s 的数据速率运行。高数据速率要求 FPGA 的控制器和 I/O 具有较高的性能。要实现所 需带宽，控制器与存储器同步 （以相同的运行速度）运行至关重要。 简介 本应用指南描述了在 Virtex™-4 器件中实现 267 MHz 及更高频的 DDR2 控制器，并与 Micron DDR2 SDRAM 器件接口。对于 267 MHz 及更高的性能级别，本应用指南中简要介绍的控制器 设计应与另一份应用指南（标题为 XAPP721 ，使用 ISERDES 和 OSERDES 实现高性能 DDR2 SDRAM 接口的数据采集 ）中说明的读取数据采集技术配合使用。 本应用指南简要介绍了 DDR2 SDRAM 器件的功能，随后详细说明了与高速 DDR2 存储器进行 接口时控制器的运行情况，并描述了此控制器的后端用户接口。使用 Verilog 编写的参考设计 可从 Xilinx 网站下载，网址为： /cn/bvdocs/appnotes/xapp721.zip。 DDR2 SDRAM DDR2 SDRAM 器件是 DDR SDRAM 系列的下一代器件。DDR2 SDRAM 器件使用 SSTL 1.8V 概述 I/O 标准。以下部分说明 DDR2 SDRAM 器件中的可用功能以及 DDR SDRAM 器件和 DDR2 SDRAM 器件的主要区别。 DDR2 SDRAM 器件使用 DDR 架构实现高速运行。存储器使用此控制器提供的差分时钟。命令 在时钟的每个正边沿寄存。双向数据选通脉冲 (DQS) 与接收端中的用于采样的数据一起传输。 DQS 是一个选通脉冲，在读取期间由 DDR2 SDRAM 器件传输，在写入期间由控制器传输。 DQS 与用于读取的数据边沿对准，与用于写入的数据中心对准。 对 DDR2 SDRAM 器件的读取和写入访问为突发式；访问以激活命令寄存开始，然后是读取或 写入命令。在激活命令下寄存的地址位用于选择要访问的组和行。在读取或写入命令下寄存的 地址位用于为突发访问选择组和起始列位置。 DDR2 控制器参考设计包括一个用户后端接口，用于生成写入地址、写入数据和读取地址。这 些信息存储在三个后端 FIFO 中，以实现后端与控制器模块间的地址与数据同步。控制器会查 看地址 FIFO 中是否有地址可用，然后按照存储器的时序要求向存储器发出正确的命令。下面 的部分对逻辑模块的实现细节做出了详细说明。 © 2005–2006 Xilinx, Inc. All rights reserved. XILINX, the Xilinx logo, and other designated brands included herein are trademarks of Xil