实验七 计数器详解.doc

实验七 计数器 一、实验目的 1. 熟悉中规模集成计数器的逻辑功能及使用方法 掌握用中规模集成计数器构成任意进制计数器的方法 学习用集成触发器构成计数器的方法计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等进制如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等按权码来分，则有“8421”码，“5421”码、余“3”码等计数器9功能。74LS90包含M=2和M=5两个独立的下降沿触发计数器，清除端和置9端两计数器公用，没有预置端。模2计数器的时钟输入端为A(CP1)，QA；模5计数器的时钟输入端为B(ＣP2)。输出端由高位到低位为QD、QC、QB；异步置9端为Ｓ91和Ｓ92，高电平有效。即只要S91·S92=1，则输出QDQCQBQA为1001；异步清除端为R01和R02，当R01·R02＝１，且S91·S92＝０时，输出QDQCQBQA＝0000；只有R01·R02＝０，S91·S92=０，即两者全无效时，74LS90才能执行计数操作。图7-1是异步十进制计数器74LS90的逻辑电路图。 根据功能表（表7-1）可将74LS90接成模2、模5和模10计数器。模10计数器有两种接法，如图7-2所示。图(a)输出为8421BCD码，高低位顺序是：QDQCQBQA；图(b)输出为5421BCD码，高低位顺序是QAQDQCQB最高位QA的输出是对称方波。 从逻辑图看出，计数器具有如下功能： R91R92=0，R01R02=1时，计数器置全0。 R1R02=0，R1R92=1时，计数器置为9，即QDQCQBQA=1001。 CP2=0，CP1输入时钟，QA输出，实现模2计数器。 CP1=0，CP2输入时钟，QDQCQB输，实现模5计数器。 CP1输入时钟，QA输出接CP2，实现8421码十进制计数器。 CP2输入时钟，QD输出接CP1，实现5421码十进制计数器，即当模5计数器由100→000时，QD产生一个时钟，使QA改变状态。 74LS90的逻辑电路图R01??? R02 R91??? R92 CP1??? CP2 QD? QC? QB ? QA 功能 1 1 0 × × × 0 0 0 0 异步置0 0 × × 0 0 0 0 异步置0 1 1 × × 1 0 0 1 异步置9 0 1 1 × × 1 0 0 1 异步置9 0 × 0 CP 0 二进计数 由QA输出 0 0 × 0 CP 五进计数 由QDQCQB输出 × 0 CP QA 8421码十进计数 由QDQCQBQA输出 0 × QD CP 5421码十进计数 由QDQCQBQA输出 同步加法计数器和减法计数器是数字电路中常用的时序逻辑电路，74LS19同步十进制可逆计数器在不同的输入控制信号作用下，实现加法减法计数。/减计数器74LS192，是双时钟方式的十进制可逆计数器，它可对8421BCD码进行加法、减法计数，它有计数使能控制输入，有级联脉冲时钟输出，有预置数及清零等功能。 图7-3为74LS192的引脚排列图。74LS192具有如下功能： A、B、C、D：为预置数数据输入端。 QA、QB、QC、QD：为输出端，QD为最高位。 CR：清除端，此端为高电平时，内部的四个触发器被清零，即QA、QB、QC、QD=0。 （a）8421BCD码 （b）5421BCD码 图7-2 74LS90构成十进制计数器的两种接法 ：置入输入端，=0，并在数据输入端输入数据时，则QA =A；QB =B；QC =C；QD =D，输出端就可预置为所需的电平，即输出与输入数据一致，而与时钟输入的电平无关。=1，执行计数功能。此端的作用是用来预置输入端的数据来修改计数长度。 CPU：加计数端，即“加”控制信号端，用来控制计数器的计数方向。当在此端输入CP脉冲，且“减计数端”为高电平时，在计数脉冲上升沿到来时，计数器进行十进制加法计数。 CPD：减计数端，即“减”控制信号端，用来控制计数器的计数方向。当在此端输入CP脉冲，且“加计数端”为高电平时，在计数脉冲上升沿的作用下，计数器进行减计数。 ：借位输出端，在计数器做减计数时用于计数器之间的级联。当计数器发生下溢时，借位输出端将产生一个宽度等于减计数输入的脉冲；即在减计数过程中，当低位计数器的输出端