一个面积优化高速RS(255,239)译码器VLSI设计.pdfVIP

年 月 西安电子科技大学学报（自然科学版） ２００８ ２ Ｆｅｂ．２００８ 第 卷 第 期 　 　 ３５ １ Ｖｏｌ．３５ Ｎｏ．１ 　 　 犑犗犝犚犖犃犔 犗犉 犡犐犇犐犃犖 犝犖犐犞犈犚犛犐犜犢 　 　 　 一个面积优化的高速 （ ， ）译码器 设计 犚犛２５５２３９ 犞犔犛犐 １ ２ ２ １ １ 张静波 ，戴显英 ，张鹤鸣 ，胡辉勇 ，贾大 中 （ 西安电子科技大学 微电子学院，陕西 西安 ； １． ７１００７１ 　 ２．西安电子科技大学 宽禁带半导体材料与器件教育部重点实验室，陕西 西安　７１００７１） 摘要：基于改进的Ｅｕｃｌｉｄ算法，提出了一种仅含两个折叠计算单元的结构，并用三级流水线结构整体实 现以提高吞吐率 将常规有限域乘法器转化到复合域中实现，降低了芯片的复杂性和关键路径延迟 以 ． ． （ ， ）为例，基于 标准单元库的译码器电路规模约为 门，在相同纠错能力下， ＲＳ２５５２３９ ＴＳＭＣ０．１８ ２０６１４ 该结构相比较于传统的并行脉动阵列结构，其硬件复杂度可减少 ６０％左右． 关键词： 码；流水线结构； 算法； ；超大规模集成电路 ＲＳ Ｅｕｃｌｉｄ Ｖｅｒｉｌｏ ＨＤＬ ｇ 中图分类号： 文献标识码： 文章编号： （ ） ＴＮ４７ Ａ １００１２４００２００８０１０１１６０５ 　　 　　 （ ， ） 犃狉犲犪犲犳犳犻犮犻犲狀狋犺犻犺狊犲犲犱犞犔犛犐犱犲狊犻狀狅犳狋犺犲犚犛２５５２３９ 犱犲犮狅犱犲狉 犵 狆 犵 １ ２ ２ １ １ ， ， ， ， 犣犎犃犖犌犑犻狀犫狅 犇犃犐犡犻犪狀犻狀 犣犎犃犖犌犎犲犿犻狀 犎犝犎狌犻狅狀 犑犐犃犇犪狕犺狅狀 犵 狔 犵 犵 狔 犵 犵 （