微电子学导论第七章第三节功耗.ppt

* * * * * * * * * * * * * * * 7: Power 超大规模集成电路与系统导论 第7章 CMOS逻辑门电子学 7.3 功耗 7: Power * Outline 功耗与能量 动态功耗（Dynamic Power） 静态功耗（Static Power） 7: Power * 功耗与能量 瞬态功耗： 能量： 平均功耗： 7: Power * 电路中元器件的功耗、能量计算 7: Power * 负载电容的充放电 当输出电压从“0”上升至“1” 负载电容中存贮的能量为： 电源供给的总能量为： 电源供给的总能量一半消耗在充电路径的pMOS上， 令一半存贮在负载电容中。 当输出电压从“1”下降至“0” 负载电容中的能量将逐渐释放（至GND） 放电回路要通过nMOS transistor。 7: Power * 输入/输出的动态转换曲线 例如: VDD = 1.0 V, CL = 150 fF, f = 1 GHz 7: Power * 动态功耗（Switching Power） 7: Power * 动态转换频率因子（Activity Factor） 例如：系统时钟频率(system clock frequency)= f 定义 fsw = af, 其中 a = activity factor动态转换频率因子 If the signal is a clock, a = 1 If the signal switches once per cycle, a = ? 则动态功耗: 7: Power * 电源和地之间的短路电流（Short Circuit Current） 在输出电压转换的过程中, 总有短暂的一段时间 nMOS 和pMOS 会是同时导通的。 因此，在对应的时间区间内，就在电源和地之间形成一股短路电流的“支流”。 假如我们设输入（输出端）电压上升和下降的频率是对称的话，那么短暂的短路电流引起的功耗将占总的动态功耗的 10% 一般的近似功耗分析中，我们可以忽略短路分支电流对应的功耗。 7: Power * 总功耗的组成 Ptotal = Pdynamic + Pstatic 动态功耗: Pdynamic = Pswitching + Pshortcircuit Switching load capacitances Short-circuit current 静态功耗: Pstatic = (Isub + Igate + Ijunct )VDD 亚阈漏电流功耗（Subthreshold leakage） 多晶硅栅极的漏电流功耗（Gate leakage） PN结（反偏）漏电流功耗（Junction leakage） 动态功耗：输入动态改变会引起输出的动态改变，对应晶体管状态动态变化的功耗。 静态功耗：输入稳定不变—即对应晶体管状态稳定不变时的功耗。 7: Power * 怎样减小动态功耗？ 尽量减小下列影响因素: Activity factor（动态频率转换因子） Capacitance（电容） Supply voltage（电源电压） Frequency（工作频率） 7: Power * Clock Gating（给时钟加上可控制的开关门电路） The best way to reduce the activity is to turn off the clock to registers in unused blocks Saves clock activity (a = 0) Eliminates all switching activity in the block Requires determining if block will be used 7: Power * 负载电容与功耗 晶体管电容(Gate capacitance) 输出带动合理的外加负载电容 晶体管本身的输出级电容比较小（Small gate sizes) 互连线电容（Wire capacitance） Good floorplanning to keep communicating blocks close to each other（合理地Floorplan，使得相互通信的模块间距离靠近） Drive long wires with inverters or buffers rather than complex gates（复杂逻辑门输出要带动很长的金属连线的话，最好在金属线上插入适当数量的缓冲器—以增加驱动能力）。 芯片整体的 布图规划 7: Power * Dynamic Power Example 1 billion transistor chip 50M logic tr