part4(第4章)操作系统的移植.pptVIP

硬件启动流程 电源接口设计 电源系统设计 外围3.3V：使用LM1085 内核1.8V：使用AS1117 时钟电路 时钟电路设计 32.768KHz晶体 22pF电容，以帮助晶体起震 关于锁相环（ PLL，Phase Locking Loop ） 锁相环是指一种电路或者模块，它用于在通信的接收机中，其作用是对接收到的信号进行处理，并从其中提取某个时钟的相位信息。或者说，对于接收到的信号，仿制一个时钟信号，使得这两个信号从某种角度来看是同步的（或者说，相干的）。 锁相环的三个组成部分和相应的运作机理是： 鉴相器：用于判断锁相器所输出的时钟信号和接收信号中的时钟的相差的幅度； 可调相/调频的时钟发生器器：用于根据鉴相器所输出的信号来适当的调节锁相器内部的时钟输出信号的频率或者相位，使得锁相器完成上述的固定相差功能； 环路滤波器：用于对鉴相器的输出信号进行滤波和平滑，大多数情形下是一个低通滤波器，用于滤除由于数据的变化和其他不稳定因素对整个模块的影响。 　　┌─────┐　　　┌─────┐　　　┌───────┐　　　→─┤　鉴相器　├─→─┤环路滤波器├─→─┤受控时钟发生器├→┬─→　　└──┬──┘　　　└─────┘　　　└───────┘　│　　　　　　　　↑　　　　　　　　　　　　　　　　　　　　　　　　↓　　　　　└──────────────────────────┘ ARM的PLL PLL的功能 控制ARM CPU的速度; 为SDRAM提供同步电源 系统复位 设置存储器工作模式 设置存储器总线宽度（Memory Bus Width):8,16,32 设置存储器工作模式（Memory Type):Big Endian Little Endian 存储器类型（异步） Asynchronous：ROM、EPROM、Flash memory 由nCE（Chip Enable）、nOE（Read）、nWE（Write）、Data bus和Address bus组成，寻址空间是由地址总线的宽度决定的。 读写总线的时序图 读数据的时序图 写数据的时序图 存储器类型（同步） Synchronous： DRAM 地址分为行地址RAs和列地址CAS,每隔一段时间需要刷新一次(Refresh)，否则内部数据会丢失 DRAM的控制 DRAM的读取步骤： （1）通过地址总线将行地址传输到地址脚； （2）nRAS使能，行地址被传送到行地址选通线路中；此时nWE脚确定不被使能，故DRAM不会进行写入操作； （3）通过地址总线将列地址传输到地址脚； （4）nCAS脚被使能，列地址被传送到列地址选通线路中，nCAS脚同时有nOE的功能，此时D0~Dn知道可以向外输出数据； DRAM的读取步骤： （1）通过地址总线将行地址传输到地址脚； （2）nRAS使能，行地址被传送到行地址选通线路中；此时nWE脚被使能为低电位，故DRAM进入写操作； （3）通过地址总线将列地址传输到地址脚； （4）nCAS脚被使能，列地址被传送到列地址选通线路中，此时D0~Dn知道可以向内输入数据； DRAM的控制的问题 1. 延迟问题： 连续的DRAM读取操作之间的延迟，预充电延迟（Pre-charge time) nRAS转变成nCAS所需要的延迟 2.DRAM的刷新问题 DRAM只能在短时间内保持内容存储器的电荷，所以必须在内部电荷消失之前进行刷新； 由于每次读写都能刷新DRAM中的内容，所在可能采用DRAM控制器控制刷新； ARM的系统结构 ARM的存储器设置示例 ARM的存储器控制表 ARM存储器接口 ARM920T内核结构 S3C2410的内部结构 2410的存储器系统 — 可通过软件选择大小端 — 地址空间:每个Bank 128Mbytes (总共 1GB) — 共 8 个banks 6个Bank用于控制 ROM, SRAM, etc. 剩余的两个Bank用于控制 ROM, SRAM, SDRAM, etc . — 除 bank0 (16/32-bit) 外，所有的Bank都可以通过编程选择总线宽度= (8/16/32-bit) — 7个Bank固定起始地址； — 最后一个Bank可调整起始地址； — 最后两个Bank大小可编程 —所有Bank存储周期可编程控制； S3C2410的存储器配置 实验平台的体系结构 初始化程序的下载执行 嵌入式系统的初始化过程 嵌入式系统的初始化过程 嵌入式系统的初始化过程（2） 嵌入式系统的初始化过程（3） 嵌入式系统的初始化过程（4） 嵌入式系统的初始化过程（5） ARM系统初始化的一般过程 一、设置程序入口指针 上电复位后直接到程序入口点执行，入口点一般为一个跳转表，跳转到复位处理程序处