1.下列何者为半加器的特征(a)两个输入端和两个输出端(b)三个输入.doc

1. 下列何者為半加器的特徵？ (a) 兩個輸入端和兩個輸出端 (b) 三個輸入端和兩個輸出端 (c) 兩個輸入端和三個輸出端 (d) 兩個輸入端和一個輸出端 2. 全加器的特徵為： (a) 兩個輸入端和兩個輸出端 (b) 三個輸入端和兩個輸出端 (c) 兩個輸入端和三個輸出端 (d) 兩個輸入端和一個輸出端 3. 一全加器的輸入為。其輸出為： (a) (???1, (b) (???1, (c) (???0, (d) (???0, 4. 一個4位元平行加法器可以處理下列何者的加法運算？ (a) 兩個4位元二進位數 (b) 兩個2位元二進位數 (c) 同時4個位元值 (d) 依序4個位元值 5. 要將4位元平行加法器擴充成8位元加法器必須 (a) 使用4個無內部連接的加法器 (b) 使用兩個加法器並將其中一個加法器的和數輸出端連接到另一個加法器的位元輸入端 (c) 使用8個無內部連接的加法器 (d) 使用兩個加法器，其中一個的進位輸出端連接到另一個的進位輸入端 6. 如果大小比較器的輸入信號為A???1011，B???1001則其輸出為： (a) A???B???0, A???B???1, A???B???0 (b) A???B???1, A???B???0, A???B???0 (c) A???B???1, A???B???1, A???B???0 (d) A???B???0, A???B???0, A???B???1 7. 若一LOW動作輸出的16對1解碼器，其十進位數12的輸出為LOW準位，其輸入信號為何？ (a) (b) (c) (d) 8. BCD對七段解碼器的輸入信號為0100時，則有動作的輸出端為： (a) a, c, f, g (b) b, c, f, g (c) b, c, e, f (d) b, d, e, g 9. 若一個八進位數對二進位數優先編碼器的0, 2, 5, 6輸入端都有作用時，HIGH動作的二進位輸出信號為： (a) 110 (b) 010 (c) 101 (d) 000 10. 通常一多工器具有： (a) 一個資料輸入端，數個資料輸出端，和信號選擇輸入端 (b) 一個資料輸入端，一個資料輸出端和一個信號選擇輸入端 (c) 數個資料輸入端，數個資料輸出端，和信號選擇輸入端 (d) 數個資料輸入端，一個資料輸出端，和信號選擇輸入端 11. 資料選擇器基本上與下列何者相同？ (a) 解碼器 (b) 解多工器 (c) 多工器 (d) 編碼器 12. 下列那一組數碼為偶同位？ (a)(b)(c)(d)(e) 全部皆是 (f) (b) 和 (c) 兩者 13. FPGA代表 (a) 現場可規劃閘陣列 (b) 快速可規劃閘陣列 (c) 快速傳導發電陣列 (d) 函數專利式閘存取 1 6-1 基本加法器 1. 依據圖6-4的全加器，判斷輸入下列各組信號時，各個閘輸出的邏輯狀態為何 (1或0)？ (a) A???1, B???1, (b) A???0, B???1, (c) A???0, B???1, 2. 全加器的輸入信號分別為何，才會產生下列各組輸出： (a) (???0, (b) (???1, (c) (???1, (d) (???0, 3. 針對下列各組輸入信號，分別求出全加器的輸出信號： (a) A???1, B???0, (b) A???0, B???0, (c) A???0, B???1, (d) A???1, B???1, 6-2 平行二進位加法器 4. 分析電路的邏輯運算，求出圖6-63的平行加法器最後的和數。計算兩輸入數的和驗證所得結果是否正確。 5. 以圖6-64的電路和輸入條件，重做討論問題4。 圖6-63 圖6-64 圖6-65 6. 將圖6-65的輸入波形傳送入一個2位元加法器。做出時序圖來求出和數與輸出進位對應於輸入信號的波形。 6-3 比較器 9. 圖6-66中的波形如圖所示傳送到比較器。求出其輸出波形。 10. 圖6-67為4位元比較器及其輸入信號，請繪出各輸出波形。輸出為HIGH動作。 圖6-66 圖6-67 11. 針對下列各組二進位數，決定圖6-67的比較器的輸出狀態。 (a) (b) (c) 6-4 解碼器 12. 圖6-68中各個解碼邏輯閘的輸出準位為HIGH時，其輸入的二進位碼應為何？MSB為。 13. 如果輸出要為HIGH動作，則下列各數碼的解碼邏輯電路應為何？ (a) 1101 (b) 1000 (c) 11011 (d) 11100 (e) 101010 (f) 111110 (g) 000101 (