第六章 新实验四 VHDL数字秒表设计.pptVIP

实验四基于VHDL语言的数字秒表设计 一、实验目的 通过本次实验，引导学生以硬件描述语言的手段来设计数字逻辑电路； 掌握QuartusII集成开发环境软件VHDL语言输入的设计流程； 掌握数字秒表的工作原理，学会通过QuartusII建立VHDL语言描述小型数字电路； 掌握用VHDL语言设计分频器的方法。 掌握可编程逻辑器件（PLD）的开发步骤； 掌握对设计进行编译、仿真、下载、验证的方法。 三、PLD器件简述 可编程逻辑器件（Programmable Logic Devices，PLD），发展于20世纪70年代，属半定制集成电路； 使用PLD器件，借助EDA设计方法，可以方便、快速地构建数字系统； 任何组合逻辑电路都可以用“与门-或门”二级电路实现； 任何时序逻辑电路都可以由组合逻辑电路加上存储元件（触发器、锁存器构成）； 人们由此提出乘积项可编程电路结构，原理结构如下： 实验原理---PLD背板简介 可编程逻辑器件选用Altera公司新一代CPLD器件：MAXII系列的EPM240T100C5； 逻辑单元（LE）240个，等效宏单元192个，最大用户I/O 80个； 背板上共引出15（左侧）+18（右侧）+22（上方）=55个I/O供用户外接使用，其余I/O提供给背板上自带的功能电路（LED、按键、VGA接口、拨码开关等）； 背板由下载器通过电缆直接供电，无需从实验箱外接电源线； 通过PC机USB接口与背板连接，下载所做的设计，简单、方便。 背面视图 四、数字秒表的要求及工作原理 要求：用VHDL语言设计数字秒表； 计时单位：1秒；(即每秒计时1次) 计时范围：60秒； 显示方式：使用PLD实验板上的8个LED进行显示； 用逻辑电路控制8个LED灯，左边4个代表秒表计数的十位，右边4个代表秒表计数的个位，在脉冲信号CP的作用下，间接显示秒表的BCD数值； LED灯表示数字秒表的状态示意图： 1、分频器设计（用VHDL语言描述） CP由实验板上的10MHz有源晶振产生（长方形的“铁块”）；从PLD器件的专用时钟引脚Pin12输入到器件内部（在QuartusII下进行引脚锁定）， 为计数器提供时钟信号； 由于实验板上所带的连续脉冲CP的频率为10MHz；因此，需要为秒表的计数器设计分频器，将10MHz的连续脉冲分频，得到秒脉冲； 再由秒脉冲作为秒表计数器的计数频率。 本质上就是用VHDL语言设计模值计数器。 2、计数器设计（用VHDL语言描述） 直接的60进制计数器所对应的是二进制数值，不便于显示； 因此，可将秒表看做由个位为10进制的计数器和十位为6进制的计数器进行级联构成，这种计数器也称为BCD计数器； 采用VHDL分别描述10进制计数器和6进制计数器，当计数值为59时，若再来一个时钟脉冲，计数器回到初值0重新计数。 也可以直接描述60进制计数器，然后除10,得到的商为十位，余数为个位。 3、分频器与计数器的接口 （1）可采用多进程描述的方法，分频器为一个进程，计数器写入另一个进程。将分频器进程中的秒脉冲输出定义为signal，作为计数器进程的敏感信号，驱动计数器进行计数； （2）可采用原理图符号化连接的方法，将分频器和计数器所生成的元件符号在原理图中进行连接，完成顶层次设计。 五、实验步骤 1. 通过QuartusII建立一个新项目； 2. 建立项目时选MAXII系列（family）的目标器件（devices）EPM240T100C5 3. 新建VHDL设计文件，编写VHDL程序，设计分频器及计数器，并编译通过； 4. 对设计进行引脚锁定，再次编译； 5.连接PLD背板下载线，将编译所生成的*.pof目标文件下载到PLD芯片中； 6. 验证电路，观察运行结果，如不正确，检查设计，调整后重新编译后再次下载后观察，直至结果正确； 1、时序仿真波形示意图 2、引脚锁定 引脚锁定以实际的实验系统选用的芯片为准 引脚锁定方法： 在菜单下依次选择Assignments/Pin 双击编辑窗口对应引脚的Location，根据端口名选择引脚号。 8个LED与10MHz信号的输入引脚见下图： 对设计进行引脚锁定 3、再次执行全程编译（必要步骤） 4、背板连接 1、连通PC机→配套下载器→实验背板； 下载器与PC机通过USB打印线连接（一头方|一头扁）； 下载器与实验背板通过9针平行串口线连接； 线路较长，请适当缠绕，折放整齐。 3、连通线路后，打开实验背板上面的电源开关 （推到右侧），电源指示灯点亮，表明连线无误。 下载器第一次连接到PC机，会弹出硬件安装向导，按下述操作完成下载器安装 5、下载 启动下载：单击Tools\Programmer,即启动下载界面 在下载界面选择单击