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集成显示译码器74LS48 引脚排列图 第7章 常用中规模集成组合逻辑电路 学习要点 加法器 编码器、译码器 多路选择器、多路分配器 一、 二进制并行加法器 全加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。 一、 二进制并行加法器 全加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 全加器的逻辑图和逻辑符号 实现多位二进制数相加的电路称为加法器。 1、串行进位加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 特点：进位信号是由低位向高位逐级传递的，速度不高。 2、并行进位加法器（超前进位加法器） 进位生成函数 进位传递函数 进位表达式 和表达式 4位超前进位加法器递推公式 加法器的级连 集成二进制4位超前进位加法器 1、8421 BCD码转换为余3码 BCD码+0011=余3码 2、二进制并行加法/减法器 3、并行进位加法器应用举例 M=0时，B?0=B，电路执行A+B+M=A+B运算；当M＝1时，B?1=B，执行A－B=A+B+1运算。 本节小结 　能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 　能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。 　实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。 加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。 二、 编码器和译码器 输入10个互斥的数码 输出4位二进制代码 真值表 （1）二—十进制编码器 指示输出Ｓ Ｓ＝０：输出编码ＡＢＣＤ无效； Ｓ＝１：输出编码ＡＢＣＤ有效． 1、编码器 （2）优先编码器 在优先编码器，每个输入具有不同的优先级，当多个输入信号有效时，只对优先级最高的输入信号编码。 集成3位二进制优先编码器74LS148 集成3位二进制优先编码器74LS148的真值表 输入：逻辑0(低电平）有效 输出：逻辑0(低电平）有效 IS为使能输入端，低电平有效。OS为使能输出端，通常接至低位芯片的端IS 。OS和IS配合可以实现多级编码器之间的优先级别的控制。QEX为扩展输出端，是控制标志。 QEX ＝0表示是编码输出； QEX ＝1表示不是编码输出。 集成3位二进制优先编码器74LS148的级联 16线-4线优先编码器 本节小结 　用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器。 　编码器分二进制编码器和十进制编码器，各种编码器的工作原理类似，设计方法也相同。集成二进制编码器和集成十进制编码器均采用优先编码方案。 2、译码器 把代码状态的特定含义翻译出来的过程称为译码，是编码的逆过程。实现译码操作的电路称为译码器。 （1）二进制译码器 设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。前者，输出有效电平为高电平，称为高电平译码；后者，输出有效电平为低电平，称为低电平译码。 常见的二进制译码器有2-4线译码器、3-8线译码器和4-16线译码器。 3-8译码器真值表 输入：3位二进制代码输出：8个互斥的信号（输出为高电平有效） 逻辑表达式 逻辑图 电路特点：与门组成的阵列，每一个输出都是最小项 集成二进制译码器74LS138 A2、A1、A0为二进制译码输入端， 为译码输出端（低电平有效），S1、S3、S2为选通控制端。当S1＝1、 S3+ S2=0 时，译码器处于工作状态；当S1＝0、或S3+ S2=1 时，译码器处于禁止状态。 真值表 输入：自然二进制码 输出：低电平有效 译码器的各个输出都是输入变量的最小项，可以利用全译码器进行组合电路设计。 例 用3-8译码器设计全减器逻辑电路。 全减器真值表 一位全减器有三个输入：被减数Ai、减数Bi、来自相邻低位的借位；有两个输出：差Di和相邻高位的借位Gi。根据二进制减法规则，写出其真值表。由真值表写出其最小项表达式。 Di（ Ai、 Bi、 Gi-1）=m1+m2+m4 +m7 Gi（ Ai、 Bi、 Gi-1）=m1+m2+m3 +m7 逻辑电路 　　二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、