三、设计举例.pptVIP

* 三、设计举例 1. 设计输入 本小节将以设计半加器为例，使用图形输入方式来完成输入。设计输入包括以下步骤： （1）创建一个新文件。 （2）输入逻辑功能图元。 （3）保存文件并检查错误。 （4）规定项目名称。 （5）关闭 Graphic Editor 窗口。 （1）创建一个新文件 在此步骤中将创建一个名为 half_adder.gdf 的文件。步骤如下： a. 进入 Altera 软件包，打开 MAX+PLUSⅡ 9.5 软件 或双击 。 如图所示 b. 选择 File/New 菜单，或单击 ， 弹出 New 对话框。 图形编辑输入 符号编辑输入 文本编辑输入 波形编辑输入 c. 选中 Graphic Editor file （图形设计文件）单选按钮。 d. 在下拉表框中选择 .gdf 作为文件的扩展名。单击 ok 按钮。弹出 Graphic Editor 窗口。 （2）输入逻辑功能图元 打开原理图编辑器，进入原理图设计输入电路编辑状态，如下图所示： 在原理图的空白处双击鼠标左键（或选择 Symbol /Enter Symbol 选项 ，弹出 Enter Symbol 对话框。 或用鼠标点取（双击） 元件库。 a. 如何放置器件 在光标处输入元件名称 选取元件后按下 ok 即可。 如果安放相同元件，只要按住Ctrl 键，同时用鼠标拖动该元件复制即可。 半加器所需元件和端口包括：输入端口INPUT、与门AND、异或门XOR、输出端口OUTPUT，它们都在 Prim 库中。下图为半加器元件安放结果。 b. 添加连线到器件的管脚上 把鼠标移到元件引脚附近，则鼠标光标自动由箭头 变为十字，按住鼠标右键拖动，即可画出连线。 c. 标记输入/输出断口属性 双击输入端口的 “PIN-NAME”，当变成黑色时，即可输入标记符并回车确认。输出端口标记方法类似。半加器的输入端分别标记为 A、B ，输出端分别为 S、C 。 （3）保存文件 要保存文件，选择 File\Save As 选项，弹出 Save As 对话框。如图所示。 在 File Name 文本框中输入 half_adder.gdf ，并在 Directories 列表框中选择文件的保存目录。 在 MAX+PLUSⅡ 的有些版本中，保存文件目录的路径字符串中不能包含中文字符。 注意 为了确保输入的逻辑正确，可以保存文件并检查错误。步骤如下： 选择 File\Project\Save Check 选项 ，这将保存上面编辑的文件，并检查输入中的错误。 （4）检查错误 b. 如果没有出现错误，单击 ok 按钮，关闭消息对话框。 c. 单击 Compiler 窗口右上角的关闭按钮，关闭 Compiler 窗口。 （5）规定项目名称 在 MAX+PLUSⅡ 中，在执行编译和仿真操作前，必须将当前的设计文件指定为当前项目。可以通过规定项目名称来指定当前项目。 选择 File\Project\Name 选项，弹出 Project Name 对话框。 b. 在 Files 列表框中选择half_adder.gdf，然后单击 ok 按钮。 可以通过选择 File\Project\set project to current file 选项，将当前的设计文件指定为当前项目。 此操作在你打开几个原有项目文件时尤为重要，否则容易出错。 技巧： （6）关闭 Graphic Editor 窗口。 （1）定义器件： 2. 电路编译与适配 a. 选择 Assign\Device 选项，弹出 Device 对话框。 b. 在 Device Family 下拉列表框中选择适配器件的系列，在 Devices 中选择器件的型号，然后单击 ok 按钮。 c. 如果不对适配器件的型号进行选择，该软件将自动选择适合本电路的器件进行编译适配。 （本设计中选择7000S系列的EPM7128SLC84-15器件） （2）编译适配： 选择 MAX+plusⅡ\Compiler ，弹出 Compiler 窗口。 单击 Start 按钮开始编译并显示编译结果，生成下载文件。如果编译时选择的芯片是 CPLD ，则生成 *. pof 文件；如果是 FPGA 芯片，则生成 *. sof 文件，以备硬件下载编程时调用。同时生成 *. rpt 报告文件，可详细查看编译结果。如果有错误待修改后再进行编译适配。 （1）添加仿真激励信