原创力文档- 1、本文档共64页，可阅读全部内容。
- 2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
- 3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
- 5、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
- 6、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
- 7、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 8、VIP文档为合作方或网友上传，每下载1次， 网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
;*;一、Verilog HDL 运算符;一、Verilog HDL 运算符;一、Verilog HDL 运算符;一、Verilog HDL 运算符;一、Verilog HDL 运算符;一、Verilog HDL 运算符;一、Verilog HDL 运算符;一、Verilog HDL 运算符;一、Verilog HDL 运算符;一、Verilog HDL 运算符;一、Verilog HDL 运算符;一、Verilog HDL 运算符;一、Verilog HDL 运算符;;二、Verilog HDL 语句;类 别;二、Verilog HDL 语句;二、Verilog HDL 语句;举例：DFF;二、Verilog HDL 语句;二、Verilog HDL 语句;二、Verilog HDL 语句;二、Verilog HDL 语句;二、Verilog HDL 语句;二、Verilog HDL 语句;二、Verilog HDL 语句;二、Verilog HDL 语句;举例 ：;结果 ：;举例 ：;结果 ：;举例 ：;结果 ：;举例 ：;结果 ：;举例 ：;结果 ：;举例 ：;结果 ：;阻塞非阻塞使用原则：;;二、Verilog HDL 语句;二、Verilog HDL 语句;二、Verilog HDL 语句;二、Verilog HDL 语句;二、Verilog HDL 语句;二、Verilog HDL 语句;二、Verilog HDL 语句;二、Verilog HDL 语句;二、Verilog HDL 语句;举例 ：四位选择器;举例 ：七段数码管显示译码器;module decode4_7(decodeout,indec);
output[6:0] decodeout;
input[3:0] indec;
reg[6:0] decodeout;
always @(indec)
begin
case(indec)
4d0: decodeout=7b1111110;
4d1: decodeout=7b0110000;
4d2: decodeout=7b1101101;
4d3: decodeout=7b1111001;
4d4: decodeout=7b0110011;
4d5: decodeout=7b1011011;
4d6: decodeout=7b1011111;
4d7: decodeout=7b1110000;
4d8: decodeout=7b1111111;
4d9: decodeout=7b1111011;
default: decodeout=7b1111111;
endcase
end
endmodule;三、可综合设计;举例 ：;结果 ：;举例 ：;结果 ：;举例 ：;结果 ：;竞赛实验板说明 ：;结构示意图 ：
文档评论（0）