VHDL讲义第三章VHDL的结构.ppt

第三章 VHDL的结构 ________________________________________________________________________________________________________________________________________________________ VHDL语言设计技术——第三章 VHDL的结构 * 程序结构组成： 设计库-Library ?? 存放已编译的实体、结构体、包集合和配置 包集合-Package ?? 存放共享的数据类型、常数和子程序等 实体-Entity ?? 描述所设计系统的外部接口信号 结构体-Architecture ?? 描述系统内部的结构与行为 配置-Configuration ?? 从库中选取所需单元组成设计的不同版本 3.1 VHDL语言的程序结构 3.1 VHDL语言的程序结构 一个相对完整的VHDL程序具有如 图所示的比较固定 的结构: 首先是各类库及其程序包的使用声明 然后是实体描述 最后是配置说明语句结构 库、程序包 实体(ENTITY) 结构体 ARCHITECTURE 进程 或其他并行结构 配置 CONFIGURATION 设计实体 Entity(实体） Architecture 1（构造体） Architecture N（构造体N） process(进程结构） subprograms(子程序） block(块结构） procedure（过程） function(函数） 3.1 VHDL语言的程序结构 3.1 VHDL语言的程序结构 3.2 VHDL语言的实体语句 ENTITY 实体 格式： entity 实体名is generic (类属参数说明) ; port (端口说明) ; end [entity] [实体名]； 例： ENTITY full_adder IS PORT(x,y,Cin: IN bit; sum,Carry: out bit); END full_adder; x y sum Carry Cin Full_adder 实体说明是一个器件的外部视图，即从器件外部看到的器件外貌 其中包括端口说明和类属说明 端口为设计实体和其外部环境的动态通信提供通道 端口说明包括名字、模式及数据类型等内容,格式为： ?? ?? PORT(端口名1，端口名N：方向：类型）； 其中方向有: IN , OUT, INOUT, BUFFER ?? inout和buffer类型既可读又可写，但是buffer端口只能有一个源 3.3 VHDL语言的实体语句 注意 In 信号只能被引用,不能被赋值 out 信号只能被赋值,不能被引用 buffer 信号可以被引用,也可以被赋值 简单地说 In 不可以出现在= 或: = 的左边 out不可以出现在= 或: = 的右边 buffer可以出现在= 或: = 的两边 In 信号只能被引用,不能被赋值 out 信号只能被赋值,不能被引用 buffer 信号可以被引用,也可以被赋值 3.2 VHDL语言的实体语句 Entity test1 is port(a: in std_logic; b,c: out std_logic ); end test1; architecture t of test1 is begin b = not(a); c = b;--Error end a; Entity test2 is port(a: in std_logic; b : buffer std_logic; c: out std_logic); end test2; architecture t of test2 is begin b = not(a); c = b; end a; Out与Buffer的区别 3.2 VHDL语言的实体语句 端口数据类型: BIT BIT_VECTOR(0 TO 7) STD_LOGIC STD_LOGIC_VECTOR(15 DOWNTO 0) 3.2 VHDL语言的实体语句 类属说明 ?? 类属是设计实体和其外部环境通信的静态信息提供通道,特别是用来规定端口的大小、实体中子元件的数目、实体的定时特性等等 ?? 语法形式： generic ([cons