逻辑代数基础试卷.pptx

1;2;3;4;5;逻辑函数 将输入/输出之间的逻辑关系用与/或/非的运算式表示就得到逻辑式。 逻辑表达式书写省略规则： 进行“非”运算可不加括号，如A，A+B； “与”运算符一般可以省略，A·B可写成AB； 可根据先“与”后“或”的顺序去掉括号，如 (AB)+(CD)=AB+CD;AB读作A与B非； AB读作A非与B； AB读作AB的与非； A+B读作A或B非； A+B读作A非或B； A+B读作AB的或非。;真值表 输入逻辑变量的所有取值组合与其对应的输出函数值列成表格的表示形式。 函数F=AB+AC的真值表如右所示： 逻辑图 用逻辑图形符号表示逻辑运算关系，与逻辑电路的实现相对应。;波形图 将输入变量所有取值可能与对应输出按时间顺序排列起来画成时间波形。;卡诺图 逻辑函数的图形表示。 硬件描述语言 VHDL，Verilog ;11;12;13;14;15;16;17;18;19;20;21;22;23;24;25;26;异或运算和同或运算的关系;28;29;30;31;32;33;34;35;36;37;逻辑电路图和逻辑函数的转换;例2：将下列逻辑函数用逻辑电路图来表示。;从时序图(波形图)获得真值表; 例4：试从下列波形图判断该逻辑门的类型。其中A、B为输入，F为输出。;例5：已知某电路对应的逻辑函数 ，给出该电路的工作波形。;例5：已知某电路对应的逻辑函数 ，给出该电路的工作波形。;例6：某逻辑电路有四个端口，分别即为A、B、C、D，它们之间存在某种逻辑关系。它们的工作波形如图所示，试求该电路的逻辑函数。;解：根据该波形列出相应的真值表;将真值表按A、C、D为输入，B为输出重新整理，得;47;48;49;50;51; ,而 ，所以 即：n个变量的所有最小项之和恒等于1。 ;最小项的性质： 当函数以最小项之和形式表示时，可很容易列出函数及反函数的真值表（在真值表中，函数所包含的最小项填1）。 当 时， 。 n变量的最小项有n个相邻项。 相邻项：只有一个变量不同（以相反的形式出现）。 一对相邻项可以消除一个变量。 ;54;55;56;例：已知或与表达式;最大项的性质： 当函数以最大项之积形式表示时，可很容易列出函数及反函数的真值表（在真值表中，函数所包含的最大项填0）。 当 时， 。 n变量的最大项有n个相邻项。 相邻项：只有一个变量不同（以相反的形式出现）。 一对相邻项可以消除一个变量。 ; 真值表与逻辑函数标准表达式的转换;最小项表达式和最大项表达式的关系;任何一个逻辑函数总可以将其转换成“最小项之和”及“最大项之积”的形式，常用代数转换或真值表转换法。 代数转换法 用代数法求一个函数“最小项之和”的形式，一般分为两步： 将函数表达式变换成一般的“与或”式。 反复使用 将非最小项的“与项”扩展为最小项。;例：将 转换成“最小项之和”形式。 解：1、;例：将 转换成“最小项之和”形式。 解：2、;用代数法求一个函数“最大项之积”的形式，也分为两步： 将函数表达式变换成一般的“或与”式。 反复使用 将非最大项的“或项”扩展为最大项。 如果给出的函数已经是“与或”是或者是“或与”式，则可直接进行第二步。;例：将 转换成“最大项之积”形式。 解：1、 2、;真值表转换法 一个逻辑函数的真值表与它的最小项表达式和最大项表达式均存在一一对应的关系。函数F的最小项表???式由式F取值为1的全部最小项之和组成。函数F的最大项表达式由使F取值为0的全部最大项之积组成。;例：将 表示成“最小项”和“最大项之积”的形式。 解：;68;69;70;71;72;73;卡诺图（最小项方格图）构成;75;76;77;将函数表示为最小项表达式 ； 在卡诺图上与这些最小项对应的位置上填入1，其它地方填0。 ;79; 两个相邻最小项可合并为一项，消去一个因子。;;;83;84;85;86;87;88;89;90;91;92