verilog数字钟课程设计大学论文 .docVIP

课程设计报告 课程设计题目： 数字钟系统设计 学 号： 学生姓名： 专 业：通信工程 班 级： 指导教师： 2016年 1月 4日 摘要 通过modelsim软件下采用verilog语言实现数字钟系统设计，实现了以下几个方面的功能： 数字钟基本计时功能 数字钟 数字钟系统 关键词：FPGA ； 目录 1 1、 2、、课程设计的与要求 2 1、教学目的 2、教学要求 3、 三、设计方案 2 1、系统框图 2、 四、仿真与实现 3 1、 2、数字钟 3、数字钟系统 4 六、参考文献 4 七、代码 5 一、VHDL简介 硬件描述语言已经有几十年的发展历史，并且在系统的仿真、验证和设计、综合等方面得到成功的应用。目前常用的硬件描述语言有 VHDL、 Verilog HDL 、ABEL 等[2][3][4]。VHDL则起源于 20 世纪 70 年代末和 80 年代初，美国国防部提出的 VHSIC 计划，目标是为下一代集成电路的生产、实践阶段性的工艺极限和完成 10 万门级以上的电路设计而建立一种新的描述方法[5]。VHDL 的英文全称为 Very-High-Speed Integrated Circui