FPGA设计与应用时序电路设计与优化.PPTVIP

CSE of SEU 系统结构实验室 如果IO读写的同时，定时或者计数到了，那么你说，我们是应该认为是前面的定时/计数是有效的呢，还是无效？ FPGA开发平台是一个可重构的硬件平台。 通过一定的方法，我们可以把我们设计的电路下载到FPGA芯片中去。 像以前我们电子电工实验课里所有手工搭建的电路，都可以下载到里面去。FPGA及其编程下载工具，能够帮助我们简化电路设计的过程：它只要我们提交逻辑电路，而不需要我们去手工搭建具体的电路。 我们使用Verilog HDL进行FPGA开发。如果把行为描述比作高级语言的C++，Java等，那么进行RTL和门级开发，就像用汇编语言开发直接操作硬件。Verilog HDL既提供了行为描述语言，也提供了底层的RTL和门级描述支持。 要想设计的出速度面积功耗都比较出色电路，最好是采用RTL和门级描述。 下面我们关于FPGA设计优化的话题将主要围绕RTL和门级描述来展开。 触发器一般可用来实现寄存器，RAM等临时存储设备，也是实现流水线，提高系统效率的关键元件。 我会在后面如何把组合逻辑的电路改成流水线的有关章节中给大家详细介绍触发器的作用。 大家在上接口和单片机等课程的时候，我不知道大家有没有注意到为什么很多信号都是采用低电平有效？ 比如说片选信号CS，8086里存储器读MEMR，MEMW信号，上面都有一横，表示低电平有效。 那采用与正常思维相反的负逻辑