第3章 MAXPLUS软件使用(第4节 2).doc

3.4.2 使用VHDL语言设计例 Max+plus2软件支持VHDL语言描述被设计电路的逻辑功能，如下举例说明如何使用该语言设计逻辑电路。 例一：设计一个加法器 第一步：进入Max+plus2软件环境 第二步：建立项目名称，选择File/Project/Name菜单 第三步：建立新文件，选择File/New菜单，进入文本编辑器（Text Editor File）窗口 第四步：输入VHDL语言编写的源程序，如图3.4.1所示，这是对一个加法器进行的描述。输入完毕后存盘。 图3.4.1 第五步：选择Assign/Device菜单，选定器件。 第六步：选File/Project/Save Comlile菜单，编译该VHDL源文件 若有错误则改错，然后再编译，直至无错编译成功 第七步：选Max+plus2\Waveform Editor菜单，进入波形编辑窗口，编辑输入波形如图3.4.2所示。 图3.4.2 第八步：选择Max+plus2/Simulator菜单，仿真结果如图3.4.3所示。 图3.4.3 用VHDL语言描述的电路同样可以使用File/Create Default Symbol菜单，将该电路转换成一个单元电路，在图形编辑器中调用该单元电路就象调用其它单元电路一样方便、简单，见图3.4.4。 图3.4.4 例二：设计一个十进制加法计数器 第一步：进入Max+plus2软件环境 第二步：建立项目名称，选择File/Project/Name菜单 第三步：建立新文件，选择File/New菜单，进入文本编辑器（Text Editor File）窗口 第四步：输入VHDL语言编写的源程序，这是对一个十进制加法计数器的行为描述。输入完毕后存盘。 十进制加法计数器的源程序： LIBRARY ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count10 is port(clk,reset,en: in std_logic; qa,qb,qc,qd: out std_logic); end count10; architecture behave of count10 is signal count_4: std_logic_vector(3 downto 0); begin qa=count_4(0); qb=count_4(1); qc=count_4(2); qd=count_4(3); process(clk,reset) begin if (reset=0) then count_4=0000; elsif(clkevent and clk=1) then if(en=1) then if(count_4=1001) then count_4=0000; else count_4=count_4+1; end if; end if; end if; end process; end behave; 第五步：选择Assign/Device菜单，选定器件。 第六步：选File/Project/Save Comlile菜单，编译该VHDL源文件 若有错误则改错，然后再编译，直至无错编译成功 第七步：选Max+plus2\Waveform Editor菜单，进入波形编辑窗口，编辑输入波形如图3.4.5所示。 图3.4.5 第八步：选择Max+plus2/Simulator菜单，仿真结果如图3.4.6所示。 图3.4.6 例3： 如下是一个六十进制计数器和一个十二进制计数器异步连接的例子，六十进制计数器的进位输出是十二进制计数器的时钟脉冲。例中调用了六十进制计数器设计文件cou60.vhd和十二进制计数器设计文件cou12.vhd。从仿真中发现，若选用FLEX10k系列器件，由于设计不尽合理会出现不该有的毛刺，致使不该输出进位时输出了进位，导致十二进制计数器误动作，然而选用MAX70