第二章 CPU通用引脚.ppt

2.3 8086CPU引脚及功能 8086是16位CPU。它采用高性能的N—沟道，耗尽型负载的硅栅工艺(HMOS)制造。由于受当时制造工艺的限制，部分管脚采用了分时复用的方式，构成了40条管脚的双列直插式封装 2.3.1 时序概述 时钟：时钟脉冲发生器产生具有一定频率和占空比的脉冲信号 主频：时钟的频率 时钟周期：主频的倒数，是CPU的基本时间计量单位，或称为T状态。8086主频为5MHz，则一个时钟周期为200ns 总线周期：CPU通过总线对微处理器外部（存储器或I/O接口）进行一次访问所需时间称为一个总线周期。 一个最基本的总线周期由4个时钟周期组成 T1 T2 T3 T4 T1状态：CPU往多路复用总线上发送地址信息，选中所要寻址的存储单元或I/O端口地址。 ?T2状态：CPU从总线上撤销地址，并使总线的低16位浮置成高阻状态，为传送数据做准备。 T3状态：总线的高4位继续提供状态信息，低16位将出现由CPU写出的数据，或CPU从存储器或者外设端口读入的数据。 等待状态：有些情况下，I/O或M不能及时配合CPU传送数据，在T3状态启动之前它会通过READY引脚向CPU发出一个“未准备好”信号。CPU在T3状态之后自动插入若干个时钟周期Tw，直至CPU接收到“准备好”信号，自动脱离Tw状态进入T4。 ?T4状态：总线周期结束。 空闲周期Ti：两个总线周期之间，若干个时钟周期。 2.3.2 8086的两种工作工作模式 最小模式：系统中只有8086一个处理器，所有的控制信号都是由8086CPU产生(MN/MX=1)。 最大模式：系统中可包含一个以上的处理器，比如包含协处理器8087。在系统规模比较大的情况下，系统控制信号不是由8086直接产生，而是通过与8086配套的8288总线控制器等形成(MN/MX=0)。 2.3.3 CPU引脚 （1） AD15～AD0 (Address Data Bus) 地址/数据复用总线： 传送地址时：单向，三态输出 传送数据时：双向，三态输入输出 T1状态：输出M或I/O端口地址信号； T2状态：高阻状态，为传输数据做准备； T3状态：与M或I/O间传输数据； T4状态：总线周期结束。 （2） A19/S6～A16/S3 (Address/Status)： 地址/状态总线： 在总周期的T1状态A19/S6～A16/S3上是地址的高4位。在T2～T4状态，A19/S6～A16/S3上输出状态信息。 T1状态时输出的A19 ～A16送到锁存器（8282）锁存，与AD15～AD0组成20位的地址信号； S6为0，8086当前与总线相连。 S5表明中断允许标志位IF的当前设置。 S4和S3指示当前正在使用哪个段寄存器。 （3）BHE/S7 (Bus High Enable/Status)： （4）RD (Read) 读信号， 三态输出，低电平有效 RD = 0时，CPU将执行对M/IO端口的读操作。 对M或I/O端口读取数据，由M/IO信号控制 在一个读操作总线周期中，RD在T2 T3 Tw状态均为低电平，保证CPU读有效。 （4）READY 准备就绪信号。由外部输入，高电平有效， READY=1，表示CPU访问的存储器或I／O端口己准备好传送数据。 当READY=0无效时，表示CPU访问的存储器或I／O端口尚未准备好传送数据，要求CPU在T3状态后插入一个或多个等待周期Tw，直到READY信号有效为止。 （5） TEST 等待测试信号，输入，低电平有效。 当CPU执行WAIT指令时，(WAIT指令是用来使处理器与外部硬件同步)进入空转等待状态，且每隔5个时钟周期对该线的输入进行一次测试： 若TEST=1时，CPU将停止取下条指令而继续处于等待状态，重复执行WAIT，直到TEST=0时，等待状态结束，CPU才继续往下执行被暂停的指令。由此可见，TEST对WAIT指令起到了监视的作用。 （6）INTR( Interrupt Request) 可屏蔽中断请求，外部输入，电平高有效。 INTR=1有效时，表示外部设备向CPU发出中断请求，CPU在每条指令的最后一个时钟周期对INTR进行测试，一旦测试到有中断请求，并且当中断允许标志IF＝1时，则暂停执行下条指令转入中断响应周期。 （7） NMI( Non—Maskable Interrupt Request) 不可屏蔽中断请求信号。边沿触发，正跳沿有效。CPU一旦测试到NMI请求信号，待当前指令执行完就自动从中断入口地址表中找到中断服务程序的入口地址，并转去执行。 此请求不受IF状态的影响 （8）RESET 复位信号。由外