组成及体系结构_实验一.pptVIP

FPGA与外部RAM接口实验(1) 实验目的 1．掌握FPGA与外部RA M的硬件接口技术： 2．通过FPGA控制，向外部RAM写入数据； 3．通过FPGA控制，从外部RAM读出数据，并仿真输出 * FPGA与外部RAM接口实验(2) 二 实验原理(程序接口) 实验电路结构如图所示。各控制信号定义如下： 输入信号： U/D——地址计数器增/减控制。当U/D=l时，地址递增；当U/D=0时，地址递减，由K8控制。 CLK－一地址计数器计数脉冲输入端。通过K7控制。 CLR地址计数器复位信号输入端。由K6控制，高电平有效 DATA［7..0］——RAM数据（十六进制）输入端，通过K1、K2输入。 R／W——RAM读/写控制信号输入端。当 R/W=l时，RAM输出；当 R/W=0时，向 RAM写数据，由K5控制。 * FPGA与外部RAM接口实验(3) 二 实验原理(程序接口) 输出信号： A[9..0］——FPGA输出的地址信号，与RA M的地址线A9~A0相连。 D[7..0]——FPGA与RAM之间的双向数据总线D7~DO。 OE —— RAM数据输出允许控制信号，低电平有效。 WE －－RAM 数据写入控制信号，低电平有效。 * FPGA与外部RAM接口实验(4) 实验原理（存储器接口) 外部存储器接口信号 /CS为片选信号，低电平有效； CS2为片选信号，高电平有效，当两者同时满足时，选中外部存储器； /OE 为读选通信号线， /WE为写选通信号线 * FPGA与外部RAM接口实验(5) 二 实验原理(地址产生及单总线使用原理图) * 关键：LPM_COUNTER自动产生地址，一个时钟自动加1. LPM_BUSTRI双向三态缓冲门 接口： DATA［7.。0］接RAM的Q［7.。0］ LED［7.。0］接RAM的data［7.。0］ WE接RAM的wren A[7..0]接RAM的A［7.。0］ CLK接RAMD的inclock FPGA与外部RAM接口实验(6) 实验步骤 1. 输入原理图文件。 2.编绎 3.功能仿真(双向输出的结果在输出列表中，注意分组的使用，这样仿真结果会更清晰） 4. 结果分析 实验检验 1. 原理图文件（注意接口） 2. 仿真结果(要先写入数据再读出数据） 3. 书写报告(实验过程图保存) * FPGA与外部RAM接口实验(7) 五 参考仿真结果 其中Dout为Din的输出信号，两都共用一根总线 * 存储器实验 THE END! 开始实验 * 西安电子科技大学计算机学院 - School of Computer Science Engineering, Xidian University, China 软件学院----计算机组成与体系结构讲义 西安电子科技大学软件学院 - School of Software, Xidian University, China 西安电子科技大学计算机学院 - School of Computer Science Engineering, Xidian University, China 软件学院----计算机组成与体系结构讲义 西安电子科技大学软件学院 - School of Software, Xidian University, China 西安电子科技大学计算机学院 - School of Computer Science Engineering, Xidian University, China 软件学院----计算机组成与体系结构讲义 西安电子科技大学软件学院 - School of Software, Xidian University, China 西安电子科技大学计算机学院 - School of Computer Science Engineering, Xidian University, China 软件学院----计算机组成与体系结构讲义 西安电子科技大学软件学院 - School of Software, Xidian University, China 西安电子科技大学计算机学院 - School of Computer Science Engineering, Xidian University, China 软件学院----计算机组成与体系结构讲义 西安电子科技大学软件学院 - School of Softwa