LTE-TX-02E 二次开发实验指导书.docVIP

实验1 分频器实验 预备知识 预习Altera公司quartus 4.0软件的使用方法。 预习FPGA的基本编程技术。 复习数字电路中关于计数器的知识。 实验目的 掌握quartus 4.0 软件的基本操作。 完成分频器的实验。 实验仪器 1．LTE-TX-02E型通信原理实验箱 一台 2．计算机（带quartus II 开发环境） 一台 3．JTAG下载电缆 一根 4．8号板 一块 5．示波器 一台 实验原理 分频器在FPGA程序设计中应用非常广泛。例如，编码、译码、数字锁相环等。分频器一般是由计数器实现的。分频器的程序流程下图所示。 其中N是计数器预置值，控制分频比。程序开始将计数器清零。然后，计数器进行加操作。当计数器的值小于N/2时，输出1。当计数器的值大于等于N/2时，输出0。分频比与N是N＋1的关系。 判决N/2时刻是为了输出占空比为50%的方波。当N为奇数时，可取N/2＋0.5。这时输出信号占空比不为50%。 在quartus 4.0软件中可采取两种编程方式：一、原理图法。二、VHDL语言编程法。 其各有优缺点。原理图法程序结构可以看的很清楚，而且quartus提供了非常丰富的lpm库，可以大大提高编程的效率和可靠性。VHDL语言编程对于非常复杂，用原理图难以描述的程序有很好的效果。在不同情况下结合这两种编程方法，可以收到很好的效果。 课题设计要求 FPGA的17脚输入主时钟为24M。设计分频比为100的分频器。在程序中定义的端口是： 输入： CLK_MAIN ： 时钟输入端，由8号板晶振产生，频率为24MHz。 输出： DIVIDE_OUT ： 分频输出。 说明： CLK_MAIN ： 8号板的FPGA的17脚，24Mhz方波信号。无测试点。 DIVIDE_OUT ： 8号板FPGA的75脚，测试点名称为“串口时钟”。 实验步骤 将LTE-TX-02E二次开发光盘内 “\二次开发\程序\DIVIDE\VHDL\ student”路径下的文件夹“DIVIDE_100”拷入机器内，它为学生准备了基本的程序框架。注意，文件夹中的文件不要随便改动，特别是管脚定义、器件定义，否则会损坏器件。 在quartus 4.0中打开工程文件DIVIDE_100.qpf。 学生在DIVIDE_100.VHD中添加代码。然后，编译仿真后。经老师检查后方可下载（确认管脚分配正常）。 关电，将JTAG下载电缆与8号板的J601（JTAG下载）连接，注意连接方向。 开电，将程序下载至FPGA中。 用示波器观察8号板上测试点“串口时钟”，看输出信号是否为240k的占空比为50%的方波。 实验完成后复原LTE-TX-02E实验箱。  实验2 PN序列产生实验 预备知识 预习Altera公司quartus 4.0软件的使用方法。 预习FPGA的基本编程技术。 复习通信原理中有关PN序列的知识 实验目的 掌握用FPGA产生PN序列的基本方法。 掌握PN序列消除0状态的方法。 实验仪器 1．LTE-TX-02E型通信原理实验箱 一台 2．计算机（带quartus II 开发环境） 一台 3．JTAG下载电缆 一根 4．8号板 一块 5．信号源板 一块 6．示波器 一台 实验原理 PN序列通常由序列逻辑电路产生，一般是由一系列的两状态存储器和反馈逻辑电路构成。二进制序列在时钟脉冲的作用下在移位寄存器中移动，不同状态的输出逻辑组合起来并反馈回第一级寄存器作为输入。当反馈由独立的“异或”门组成（通常是这种情况），此时移位寄存器称为线性PN序列发生器。 如果线性移位寄存器在某些时刻到达零状态，它会永远保持零状态不变，因此输出相应地变为全零序列。因为n阶反馈移位寄存器只有2n-1个非零状态，所以由n阶线性寄存器生成的PN序列不会超过2n-1个。周期为2n-1的线性反馈寄存器产生的序列称为最大长度（ML）序列——m序列。 m序列发生器的一般组成 m序列发生器一般组成如上图所示，它用n级移位寄存器作为主支路，用若干级模2加法器作为各级移位寄存器的抽头形成线性反馈支路。各抽头的系数hi称为反馈系数，它必须按照某一个n次本原多项式：中的二进制系数来取值。 学生可根据上述本原多项式产生不同的m 序列。 课题设计要求 从信号源中台阶插座CLK1引入8k的时钟信号，对8号板的FPGA进行编程产生15位的PN序列。在程序中定义的端口是： 输入： CLK_MAIN ： 时钟输入端，由信号源CLK1引入8k的时钟信号。 输出： PN_OUT ： PN序列输出。 说明： CLK_MAIN ： 8号板的FPGA的16脚，插座的名称为“CLK”。 PN_OUT ： 8号板FPGA的