考量杂讯的MTCMOS 电路功率优化方法 - 朝阳科技大学资讯学院.PDF

2009 年資訊科技國際研討會論文集 考量雜訊的 MTCMOS電路功率優化方法 許思傑 許堅致 林浩仁 大葉大學資訊工程學系 {R9606017, R9506026, hrlin}@mail.dyu.edu.tw 摘要 following observation. If the input signal of 漏電流與耦合雜訊是目前奈米世代積體 a device on the critical path has the crosstalk 電路設計的重要課題 ，對於漏電流的處理，由 noise problem, then the device should be 於 Multiple Threshold Voltages assigned with high VTH since high VTH CMOS(MTCMOS)製程技術不會增加電路設 device is less sensitive to noise. We propose an algorithm based on the above observation. 計的複雜度 ，是近年來相當受到重視的方法 。 We first extract the coupling capacitances of 本篇論文同時考量上述兩個課題，提出 aggressor and victim nets from the 加入noise immunity的觀點 ，由於 low-Vth 元 standard-cell-based layout of a circuit. Then, 件的雜訊免疫力比 high-Vth 元件差，在佈局 crosstalk noise analysis is performed to find 中雜訊較敏感區域中的元件 ，應該盡量以 out the nets with larger noise which is high-Vth的 MOS 元件實現以提高電路的強健 measured by the “maximum peak voltage”. 性與可靠性。但是若這些元件也是在關鍵路徑 The second step is to identify the critical 上則會與前述效能的原則而採用， L-VT 樣式 path. By the results of the above steps, we 互相牴觸。基於前述的觀察與發現，本論文提 globally assign each cell with either H-VT 出：在關鍵路徑上且耦合雜訊嚴重區域的邏輯 or L-VT version from the cell library to 元件，應該採用 H-VT 樣式 ，而非L-VT 樣式 ， achieve the noise-aware and low-power 以避免較嚴重的耦合雜訊造成邏輯元件的功 design goal. 能錯誤 。以前述的觀點為核心，本論文提出考 Experiments are performed on the circuits from the ISCAS89 benchmark suite. 量雜訊的 MTCMOS 電路元件 V-TH(Voltage