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第8章 有限状态机设计技术 时序电路的特点与组成 时序电路中任一时刻的输出，不仅取决于当时的输入，还取决于电路原来的状态，即与过去的输入情况有关。 8.1 Verilog状态机的一般形式 8.1 Verilog状态机的一般形式 8.1 Verilog状态机的一般形式 8.1 Verilog状态机的一般形式 8.1 Verilog状态机的一般形式 8.1 Verilog状态机的一般形式 8.1 Verilog状态机的一般形式 8.2 Moore型状态机及其设计 8.2 Moore型状态机及其设计 8.2 Moore型状态机及其设计 8.2 Moore型状态机及其设计 8.2 Moore型状态机及其设计 8.2 Moore型状态机及其设计 8.2 Moore型状态机及其设计 8.2 Moore型状态机及其设计 8.2 Moore型状态机及其设计 8.3 Mealy型状态机设计 8.3 Mealy型状态机设计 8.3 Mealy型状态机设计 8.3 Mealy型状态机设计 8.3 Mealy型状态机设计 8.3 Mealy型状态机设计 8.3 Mealy型状态机设计 8.3 Mealy型状态机设计 8.3 Mealy型状态机设计 8.4 SystemVerilog的枚举类型应用 8.5 状态机图形编辑设计 8.5 状态机图形编辑设计 8.5 状态机图形编辑设计 8.5 状态机图形编辑设计 8.5 状态机图形编辑设计 8.5 状态机图形编辑设计 8.5 状态机图形编辑设计 8.5 状态机图形编辑设计 8.6 不同编码类型状态机 8.6 不同编码类型状态机 8.6 不同编码类型状态机 8.6 不同编码类型状态机 8.6 不同编码类型状态机 8.6 不同编码类型状态机 8.6 不同编码类型状态机 8.6 不同编码类型状态机 8.6 不同编码类型状态机 8.6 不同编码类型状态机 8.6 不同编码类型状态机 8.6 不同编码类型状态机 8.6 不同编码类型状态机 8.6 不同编码类型状态机 8.7 安全状态机设计 8.7 安全状态机设计 8.7 安全状态机设计 8.8 硬件数字技术排除毛刺 8.8 硬件数字技术排除毛刺 8.8 硬件数字技术排除毛刺 8.8 硬件数字技术排除毛刺 8.8 硬件数字技术排除毛刺 8.8 硬件数字技术排除毛刺 参考书 [1] Michael D. Ciletti, Verilog HDL高级数字设计, 电子工业出版社, 2010 Advanced Digital Design with Verilog HDL. (第4、5章) [2] Verilog HDL数字设计与综合,夏宇闻等译,电子工业出版社,2004 [3]数字集成系统的结构化设计与高层次综合,清华大学出版社,2000 习 题 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 8-1 序列检测器设计 8-2 ADC采样控制电路设计 8-3 数据采集模块设计 8-4 五功能智能逻辑笔设计 8-5 比较器加DAC器件实现ADC转换功能电路设计 8-6 通用异步收发器UART设计 8.6.1 直接输出型编码 8.6.1 直接输出型编码 8.6.1 直接输出型编码 接下页 8.6.1 直接输出型编码 接上页 8.6.1 直接输出型编码 8.6.2 用宏定义语句定义状态编码 接下页 8.6.2 用宏定义语句定义状态编码 接上页 8.6.2 用宏定义语句定义状态编码 8.6.3 宏定义命令语句 8.6.4 顺序编码 8.6.5 一位热码编码 8.6.6 状态编码设置 1. 用户自定义方式 2. 用属性定义语句设置 2. 用属性定义语句设置 3. 直接设置方法 8.7.1 状态导引法 8.7.2 状态编码监测法 8.7.3 借助EDA工具自动生成安全状态机 8.8.1 延时方式去毛刺 8.8.1 延时方式去毛刺 8.8.2 逻辑方式去毛刺 8.8.2 逻辑方式去毛刺 8.8.3 定时方式去毛刺 8.8.3 定时方式去毛刺 * * 存储电路 组合逻辑电路 … … … … x 1 x n z 1 z m q 1 q j y 1 y k 同步时序逻辑电路所有触发 器的状态变化都是在同一时 钟信号作用下同时发生的。 8.1.1 状态机的特点