可综合代码风格(第5节)概要1.pptVIP

主要内容 if 语句 if语句 case语句 晚到达信号处理 晚到达的是数据信号 晚到达的是数据信号 晚到达的是控制信号 晚到达的是控制信号 if-case嵌套语句 if-case嵌套语句 if-case嵌套语句—修改后 if-case嵌套语句—修改后 逻辑构造块的编码格式 3-8译码器 译码器 优先级编码器—高位优先 高性能编码技术 高性能编码技术 高性能编码技术 高性能编码技术 高性能编码技术 高性能编码技术 其它要注意的问题 不要产生不需要的latch 敏感表要完整 非结构化的for循环 资源共享 括号的作用 * 逻辑设计与FPGA 福州大学微电子系 可综合代码风格 if语句和case语句的编码风格 if语句和case语句中晚到达信号的处理 逻辑块的编码风格 高性能编码技术 其它问题 资源共享 资源共享是指多节代码共享一组逻辑。例如： always @( a or b or c or d) if (a) out = b + c; else out = b + d; 没有资源共享 资源共享 资源共享与所用综合工具有关。但通常，要共享资源，表达式必须在同一个always块中的同一个条件语句中。 资源共享 资源共享可以由RTL代码控制。例如，可以改变编码风格强制资源共享。 if (a) out = b + c; else out = b + d; 原始代码 强制资源共享 temp = a ? c : d; out = b + temp; 或 out = b + (a ? c : d); module single_if(a, b, c, d, sel, z); input a, b, c, d; input [3:0] sel; output z; reg z; always @(a or b or c or d or sel) begin if (sel[3]) z = d; else if (sel[2]) z = c; else if (sel[1]) z = b; else if (sel[0]) z = a; else z = 0; end endmodule module mult_if(a, b, c, d, sel, z); input a, b, c, d; input [3:0] sel; output z; reg z; always @(a or b or c or d or sel) begin z = 0; if (sel[0]) z = a; if (sel[1]) z = b; if (sel[2]) z = c; if (sel[3]) z = d; end endmodule 例1.1a 单个 if 语句 例1.1b 多重 if 语句 注意代码的优先级 module case1(a, b, c, d, sel, z); input a, b, c, d; input [3:0] sel; output z; reg z; always @(a or b or c or d or sel) begin casex (sel) 4’b1xxx: z = d; 4’bx1xx: z = c; 4’bxx1x: z = b; 4’bxxx1: z = a; default: z = 1’b0; endcase end endmodule casex具有使用无关项的优点，不用列出sel的所有组合 例1.2 case 语句 设计时通常知道哪一个信号到达的时间要晚一些。这些信息可用于构造HDL，使到达晚的信号离输出近一些。 下面的例子中，针对晚到达信号重新构造if和case语句，以提高逻辑性能。 顺序if语句可以根据关键信号构造