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基于数据打包技术的PCI 数据采集系统1 林延畅，曾国强，葛良全 成都理工大学核技术与自动化工程学院，四川成都 (610059) E-mail：Linyc@ 摘 要：介绍一套 10Bit 分辨率PCI 总线数据采集系统的设计。采用基于CPLD 的数据打包 技术，按顺序将每3 个10Bit ADC 数据打包为一个30Bit 数据包后，在32Bit PCI 总线上平 行传输。实际测试表明，持续数据传输速率比未采用打包技术时提高近2 倍。设备驱动程序 采用虚拟设备驱动程序 VxD 结合直接 I/O 访问 PCI 配置空间和局部空间的方式，符合 Windows 9X 即插即用要求。 关键词：PCI 局部总线；CPLD；数据打包；持续采样速率 中图分类号：TP335+.1 1. 引 言 基于数据采集（DAQ ）与数字信号处理（DSP ）技术的虚拟仪器（VI ），具有性价比高、 可靠性高、应用灵活、维护费用低和技术更新周期短等优点。目前，虚拟仪器技术是继模拟 仪器和智能仪器技术之后的一门新兴技术，有很强的生命力和十分广阔的应用前景。数据采 集系统作为虚拟仪器的关键硬件电路，其精度和速度往往对仪器的整体性能起决定性作用。 随着IC 工艺的提高，高速ADC 的采样速率已经超出接口总线的传输速率。为了提高 数据采集速度，数据采集系统通常采用 FIFO （先进先出存储器）作高速缓存，保证没有及 时取走的数据不致丢失。但受持续数据传输速率的制约，每帧数据的长度（即持续采样点的 数量）将会受到FIFO 的容量所限制。因此，提高持续数据传输速率对提高高速数据采集系 统持续采样速率显得非常重要。实验表明，在32Bit PCI 总线上进行10Bit 分辨率的数据采 集，灵活运用高 22Bit 空闲数据总线（AD10~AD31 ）是提高持续数据传输速率的一种有效 手段。 2. 系统工作原理 20MHz 时钟包 打 据 数 个 三 每 3 P 0 C 配置芯片 b I 理 调 号 信 i 片 芯 口 接 t 10bit 10bit 器 存 寄 ADC FIFO 微机PCI 接口 图1 采用数据打包技术的数据采集方案 如图1，10Bit 高速ADC 工作在10MSPS 上，采样结果数据按顺序暂存到高速FIFO 之 后，每3 个10Bit 数据打包成一组30Bit 数据，在32Bit PCI 总线上平行传输给主机[1,2,3]，主 机收到数据包后再运用软件按顺序拆分、复原。在安装 Windows 多任务操作系统的中高档 PC 机上，数据采集软件采用多线程机制编写，能对数据拆分线程与采集控制线程对处理器 的占用情况进行合理仲裁。理论上，该方案可以将持续传输速率提高近2 倍，有效解决高速 数据采集中数据传输瓶颈。比单纯扩大FIFO 或提高总线速度，具有更高的性价比。实际应 用中，如果实际数据采样速率没有达到PCI 总线实际传输速率的3 倍时，也没有必要等待数 据包满再读数。此时，PCI 总线富余的最高两个数据位还可以用于实时监视当前数据包中已 1本课题得到共青团成都理工大学委员会的资助。 - 1 - 打包的数据个数。 3. 高速ADC 信号调理与数据缓存电路