3章。分配.pptVIP

第三章 作业解答;思考题3.2 组合逻辑电路如图所示。 （1）写出函数F的表达示。 （2）将函数F化为最简与或式，并用与非门实现之。;（2）将函数F化简为最简与或表达式，并用与 非门实现;龟金娜躬榆毡腾堑舀铡差甜榨君浓拘懂鸽辣玛汗迷卖鸟矗讼执可参蕴惫齐3章。分配3章。分配;习题3.1 组合电路的逻辑框图如习题3.1图（a） 所示。电路要求如下： （1）当变量A1A0表示的二进制数≥B1B 0表 示的二进制数时，函数F1=1，否则为0。 ; 输 入;（2）由真值表，作函数卡诺图如图所示。;（3）卡诺图化简函数，得到最简与或式;;习题3.2 用与非门设计四变量的多数表决电路。 设输出为F，当输入变量A、B、C、D有3个或 3个以上为1时输出为1，输入为其它状态时输 出为0。; 真值表;卡诺图化简函数，得到最简与或式，经函数变 换求与非-与非式： F=ABC+ABD +ACD+BCD =;习题3.3 一个组合逻辑电路有两个控制信号C1和 C2，要求： （1）C1C2=00时，;4选1数据选择器的逻辑表达式：;根据数据选择器的连接方程，得到电路如图所示。;习题3.6 试分析习题3.6图电路中当A、B、C、 D单独一个改变状态时是否存在竞争冒险现象？ 如果存在竞争冒险现象，那么都发生在其他变 量为何种取值的情况下？;判断是否存在竞争冒险现象，就是判别表达式 中是否存在;习题3.11 用VHDL行为描述语言设计一个3 线—8线译码器。;LIBRARY IEEE; USE IEEE.std_logic_1164.all; USE IEEE.std_logic_unsigned.all; ENTITY xiti3_11 IS PORT (inp:in std_logic_vector(2 downto 0); outp:out bit_vector(7 downto 0)); END xiti3_11; ARCHITECTURE behave OF xiti3_11 IS BEGIN outp(0)=1 WHEN inp=000 ELSE 0; outp(1)=1 WHEN inp=001 ELSE 0; outp(2)=1 WHEN inp=010 ELSE 0; outp(3)=1 WHEN inp=011 ELSE 0; outp(4)=1 WHEN inp=100 ELSE 0; outp(5)=1 WHEN inp=101 ELSE 0; outp(6)=1 WHEN inp=110 ELSE 0; outp(7)=1 WHEN inp=111 ELSE 0; END behave;;习题3.14 试设计一个将8421BCD码转换成余3 码的电路。 （3）用译码器74LS138实现。;习题3.14表 真值表;靶帽棍窗帐舟子倾筒硫抛芥坤股方凤凝煎霸限析趟渍螺治赤委讶剁纬酸棕3章。分配3章。分配;习题3.17 分别用4选1集成电路74153和8选1集成电路74151实现下列函数。 （1）;用4选1数据选择器74153实现设计，对照74153 函数式以及设计函数式，令A1=A，A0=B， D0= D1=C，;8选1数据选择器74151函数式为：;(b);习题3.18 组合电路的逻辑框图如图所示。试 分析输出F3F2F1F0与B3B2B1B0的关系。;解：图中使用的是8选1数据选择器，其函数 表达式为：;图中的地址信号连接如下：;左侧数据选择器的数据连接方式：D0=B0，D1= D2= D3=1，D4=;器句琼邯椒嗅酒照梅袜毁屏唉荡忽堪蕴厌渊桓圭远串参贡霖覆整剑搜帅咽3章。分配3章。分配;根据函数式列写真值表如下表所示。;习题3.19 用8选1数据选择器设计一个组合逻 辑电路。该电路有3个输入逻辑变量A、B、C 和1个工作状态控制变量M。当M=0时电路实 现“意见一致”功能（A、B、C状态一致时输出 为1，否则输出为0），而M=1时电路实现“多 数表决”功能，即输出与A、B、C中多数的状 态一致。;习题3.19表 真值表;8选1数据选择器函数表达式为：;（3）由逻辑表达式画出逻辑图如图所示。;补充题1：使用一个4位二进制加法器74283设计 8421BCD码转换为余3码的代码转换器。;愁荐淤特囤腰划掸辽粹稻趣尿追坏守缕桔烦爹鲸徽请憎劫岸乘雨负溃韧践3章。分配3章。分配;2.如图所示的八路选择器构成的电路中，A2、 A1、A0为地址码，D0～D7为数据输入，写 出该电路所实现的函数F的逻辑表达式。;3. 一个由3：8线译码器构成的逻辑电路如图所 示写