第4章VHDL的顺序陈述.pptVIP

第四章 VHDL顺序语句（Sequential Statement） Process，Function，Procedure中的语句都是顺序执行，以Process为例 Process与Process之间，与其他并行语句之间都是并行的关系 4.1、 赋值语句 1. 顺序信号赋值语句 信号名 =赋值源； 　　赋值符号左边必须是信号名，但不能是端口声明中指定为in的信号。右边表达式中可以出现任意对象类，但不能出现端口声明中指定为out的信号。　　例：　　　　B = A;　 　　　　　-- 惯性延迟，无时间延迟子句，即δ延迟　　　　D = C after 5 ns; -- 传输延迟，指定延迟时间　　　　 2. 变量赋值语句 　变量赋值的含义是：用计算赋值符号右边的表达式所得新值取代变量原来的值。变量赋值的语法形式为：　　变量名 := 表达式； 3、赋值目标 a:=‘1’; C1:=“1100”; G(2)=y; H(I)=z; F(1 to 4):=“1001”; SIGNAL a,b,c,d : STD_LOGIC; SIGNAL S : STD_LOGIC_VECTOR(1 TO 4); … VARIABLE e, f : STD_LOGIC; VARIABLE g : STD_LOGIC_VECTOR(1 TO 2); VARIABLE h : STD_LOGIC_VECTOR(1 TO 4); S =(‘0’, ‘1’, ‘0’ , ‘0’); (a, b, c, d) = s; --a=‘0’; b=‘1’; c=‘0’; d=‘0’; … (3=e, 4=f, 2=g(1), 1=g(2) ):=h; --g(2) :=h(1) ; g(1) :=h(2) ; e :=h(3) ; f :=h(4) ; 4.2 流程控制结构 　 VHDL为用户提供了若干控制进程内部执行流的结构，可分为条件控制和循环控制两种。 IF语句 CASE语句 LOOP语句 NEXT语句 EXIT语句　 1. if语句（条件控制语句） 　　　　　if 条件表达式 then 顺序语句　　　　end if; 　　　　if 条件表达式 then 顺序语句　　　　 else 顺序语句 　　　　end if; 　　if 条件表达式 then 顺序语句 　 elsif 条件表达式 then 顺序语句 　 else 顺序语句　 end if; 求取最大值 BEGIN IF (ab) THEN y=b; ELSE y=a; END IF; END max; PROCESS (clock, clear) BEGIN IF clear = ‘0’ THEN q = ‘0’; ELSIF clock’EVENT and clock = ‘1’ THEN q = d; END IF; END PROCESS; T触发器 ENTITY mul IS PORT (a, b, sel : IN BIT; data_out : OUT BIT); END mul; ARCHITECTURE ex OF mul IS SIGNAL temp : BIT; BEGIN process_a: PROCESS (a, b, selx) BEGIN IF (sel = ‘0’) THEN temp = a; ELSE temp = b; END IF; data_out = temp; END PROCESS process_a; 　　case 语句的一般形式为:　　　　case 值表达式 is　　　　　　when 选择值 = 语句;　　　　　　when选择值= 语句;　　 …　　　　　　　　　　　　[when others = 语句;]　 　　　　end case; 　case语句选择项的要求：　　　　选择唯一，覆盖全集。 选择值的表达方式 单个普通数值 8 数值选择范围 （2 to 4) 并列数值