电子系统设计与仿真-第6节-Verilog_HDL.ppt

* 循环语句 二、repeat语句 连续执行一条或多条语句n次。 repeat （循环次数表达式）语句 repeat （循环次数表达式） begin …… end 执行语句为多条语句 MAX + PLUS II不支持，但Quartus II支持！ 或 格式 只有部分综合工具可以综合此语句！ * 循环语句 [例]用repeat语句和移位操作实现两个8位二进制数乘法 注：不如采用for语句简单！ * 循环语句 mult_repeat.vwf（功能仿真） 注：仿真结果同mult_ for.vwf ！ * 循环语句 三、 while和forever语句 1.while语句 有条件地执行一条或多条语句。 首先判断循环执行条件表达式是否为真。若为真，则执行后面的语句或语句块；然后再回头判断循环执行条件表达式是否为真，若为真，再执行一次后面的语句；如此不断，直到条件表达式不为真。 while （循环执行条件表达式）语句 while （循环执行条件表达式） begin …… end MAX + PLUS II均不支持Quartus Ⅱ均支持！ 或 格式 * 循环语句 注1：首先判断循环执行条件表达式是否为真，若不为真，则其后的语句一次也不被执行！ 注2：在执行语句中，必须有一条改变循环执行条件表达式的值的语句！ 注3：while语句只有当循环块有事件控制（即@（posedge clock））时才可综合！ * module count1s_while ( count,rega,clk ); output[3:0] count; input [7:0] rega; input clk; reg[3:0] count; always @(posedge clk) begin:count1 reg[7:0] tempreg; //用作循环执行条件表达式 count = 0; // count初值为0 tempreg = rega; // tempreg 初值为rega while(tempreg) // 若tempreg非0，则执行以下语句 begin if(tempreg[0]) count = count+1; //只要tempreg最低位为1，则 count加1 tempreg = tempreg >>1; //右移1位 end end endmodule 循环语句 [例]用while语句对一个8位二进制数中值为1的位进行计数。 改变循环执行条件表达式的值 如何用for语句改写此程序呢？ * 循环语句 [例] 用for语句对一个8位二进制数中值为1的位进行计数。 简单！ * 循环语句 count1s_for_good.vwf * 循环语句 2.forever语句 无条件连续执行forever后面的语句或语句块。 forever 语句 forever begin …… end 或 常用在测试模块中产生周期性的波形，作为仿真激励信号。 常用disable语句跳出循环！ 注：不同于always语句，不能独立写在程序中， 一般用在initial语句块中！ 格式 initial begin : Clocking clk = 0; #10 forever #10 clk = !clk; end initial begin : Stimulus …… disable Clocking; // 停止时钟 end 一般情况下 是不可综合的！常用在测试文件中 * 结构说明语句 一、always块语句 二、initial语句 三、task和function语句 内容概要 * 结构说明语句 initial说明语句——只执行一次 always说明语句——不断重复执行，直到仿真结束 task说明语句——可在程序模块中的一处或多处调用 function说明语句——可在程序模块中的一处或多处调用 结构说明语句分为4种 一、always块语句 包含一个或一个以上的声明语句