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多核加速串行程序技术综述 侯 锐 摘要：随着片上多核处理器（CMP1 ）时代的到来，如何利用多核加速串行程序成为迫切需要解决的问题。本文综 述了该领域的主要研究工作，介绍了我们目前在该领域的研究情况，总结了该领域的发展规律。 1 片上多核处理器时代的到来 [1] 回顾微处理器的发展历史,从 1940 年开始大约每十年就会提出新一代处理器结构 。半导体 工艺的发展和人们对性能的无止境的追求是驱动微处理器设计发展的重要因素。更有意思的是， 处理器的体系结构经历了一个否定之否定的发展过程。处理器结构经历了简单复杂简单复 杂的螺旋式发展过程：由于当时器件工艺的限制，20 世纪四五十年代的处理器结构非常简单；六 七十年代出现了流水线，向量机以及访存层次等技术，这些技术使处理器结构变得复杂起来；八 十年代，RISC体系结构的提出大大简化了处理器的复杂性；随后，为了提高性能，人们把超标量、 乱序执行以及更复杂的存储层次技术引入到RISC2 体系结构中，再次使处理器的结构变得越来越 复杂。基于以下四方面的原因，我们认为处理器结构现在面临着新的变革机会，会从复杂回归到 [1，31] 简单 。 首先，半导体工艺的持续发展在很大程度上影响了处理器的微体系结构设计。半导体工艺的 发展提供了越来越多和运行速度越来越快的晶体管资源，这给体系结构研究者提出了非常大的挑 战，其中包括控制时钟延迟、降低功耗、控制设计和验证的复杂度，以及缩短生产周期等。 随着工艺的发展，线延迟取代晶体管的翻转速度成为影响处理器时钟频率的决定因素。在深 亚微米工艺的设计背景下，信号从芯片的一端传输到另一端需要好几个时钟周期[2] 。Alpha21264 以及Pentium IV 已经开始用专门的流水级传输信号。传统的处理器设计方法受到了前所未有的挑 战。另外一个不容忽视的问题就是控制设计的复杂度。尽管EDA厂商不断推出更好的EDA工具， 处理器的设计队伍还是不得不随着芯片的晶体管数目和频率的增加而增加，需要越来越多的工程 师验证越来越复杂的设计。 其次，依靠提高流水线频率和复杂的结构设计来改善性能的方法现在面临非常大的障碍。工 艺的发展可以提高流水线频率，并且使得复杂的设计有实现的可能性。然而，诸如超流水和超标 量等挖掘指令级并行的技术使得处理器核的设计变得越来越复杂，以致于设计过程越来越难以控 制。可以预见，这类复杂的设计方法（增加发射宽度以及切分流水线）提高性能的空间会越来越 小。摩尔定律关于处理器主频方面的预测会逐渐失效。原因之一是巨大的能量消耗，第二是线延 迟的影响，另外的原因包括难以进一步细分流水线。 第三，功耗问题在处理器设计中变得越来越重要。目前商用处理器耗能超过 100 瓦特，这给 封装和散热技术提出了非常大的挑战。人们对处理器的评价指标正在发生变化，从成本— 单位价 格可购得的性能（performance per dollar ），到速度 — 单位时间能完成的动作（performance per [1] second ），现在逐渐变成能耗效率 — 单位功耗达到的性能（performance per watt ） 。 最后，新的应用对体系结构提出了新的要求，包括实时响应能力、流数据处理、进程或线程 1 Chip Multiprocessing 或on-chip multiprocessor 2 Reduced Instruction Set Computing ，精简指令集计算机 级的并行性、I/O 带宽以及功耗等。这些要求直接促进了新的体系结构的出现。 实际上，关于未来处理器体系结构发展方向的争论是现在体系结构研究领域非常热门的话题 之一。毫无疑问，处理器结构现在面临着新的变革机会，会从复杂而简单。未来将充满前所未有 的挑战和机遇。目前的体系结构技术主要通过挖掘三种并行性来提高性能,即指令级并行性,数据级 并行性以及线程级并行性。本文分别分析这三种并行性以及相关典型结构，探索未来体系结构的 可能的发展方向。 1． 指令级并行性（ILP3 ）—程序代码本质上是偏序的，这意味着可以同