微机原理及接口技术第6章概要1.pptVIP

第 六 章 第六章 8086/88微处理器 教学重点 基本引脚和功能 8086/88子系统的基本配置 总线时序 6.1 8086的引脚及其功能 外部特性表现在其引脚信号上，学习时请特别关注以下几个方面： ⑴ 引脚的功能 ⑵ 信号的流向 ⑶ 有效电平 ⑷ 三态能力 6.1.1 8086的两种工作模式 两种工作模式构成两种不同规模的应用系统 最小工作模式 构成小规模的应用系统 8086本身提供所有的系统总线信号 最大工作模式 构成较大规模的应用系统，例如可以接入数值协处理器8087 8086和总线控制器8288共同形成系统总线信号 6.1.1 8086的两种组态模式（续） 两种组态利用MN/MX引脚区别 MN/MX接高电平为最小组态模式 MN/MX接低电平为最大组态模式 两种组态下的内部操作并没有区别 8086的引脚图 最小工作模式的引脚信号 数据和地址引脚 读写控制引脚 中断请求和响应引脚 总线请求和响应引脚 其它引脚 1. 数据和地址引脚 AD15～AD0（Address/Data） 地址/数据分时复用引脚，双向、三态 在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期输出存储器或I/O端口的地址A15～A0 其他时间用于传送数据D15～D0 1. 数据和地址引脚（续2） A19/S6～A16/S3（Address/Status） 地址/状态分时复用引脚，输出、三态 这些引脚在访问存储器的第一个时钟周期输出高4位地址A19～A16 在访问外设的第一个时钟周期全部输出低电平无效 其他时间输出状态信号S6～S3 BHE/S7 BHE(Byte High Enable)控制是否进行高位字节数据传送， 它与地址总线的A0组合控制数据操作的宽度和类型。 状态引脚的定义 其中S7未使用， S6为0表示8086CPU占用总线， S5输出IF的状态 S4 S3指明CPU正在使用的段寄存器如表所示。 2. 读写控制引脚 ALE（Address Latch Enable） 地址锁存允许，输出、三态、高电平有效 ALE引脚有效时，表示复用引脚：AD15～AD0和A19/S6～A16/S3正在传送地址信息 由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE信号将地址锁存起来 2. 读写控制引脚（续1） M / IO （ Memory / Input and Output ） 存储器或I/O访问，输出、三态 该引脚输出低电平时，表示CPU将访问I/O端口，这时地址总线A15～A0提供16位I/O口地址 该引脚输出高电平时，表示CPU将访问存储器，这时地址总线A19～A0提供20位存储器地址 2. 读写控制引脚（续2） WR（Write） 写控制，输出、三态、低电平有效 有效时，表示CPU正在写出数据给存储器或I/O端口 RD（Read） 读控制，输出、三态、低电平有效 有效时，表示CPU正在从存储器或I/O端口读入数据 2. 读写控制引脚（续3） M/IO 、WR和RD是最基本的控制信号 组合后，控制4种基本的总线周期 2. 读写控制引脚（续4） READY 存储器或I/O口就绪，输入、高电平有效 在总线操作周期中，8086 CPU会在第3个时钟周期的前沿测试该引脚 如果测到高有效，CPU直接进入第4个时钟周期 如果测到无效，CPU将插入等待周期Tw CPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。 2. 读写控制引脚（续5） DEN（Data Enable） 数据传送允许，输出、三态、低电平有效 有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动 DT/ R（Data Transmit/Receive） 数据发送/接收，输出、三态 该信号表明当前总线上数据的流向 高电平时数据自CPU输出（发送） 低电平时数据输入CPU（接收） 3. 中断请求和响应引脚 INTR（Interrupt Request） 可屏蔽中断请求，输入、高电平有效 有效时，表示请求设备向CPU申请可屏蔽中断 该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽 3. 中断请求和响应引脚（续1） INTA（Interrupt Acknowledge） 可屏蔽中断响应，输出、低电平有效 有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期 中断响应周期是连续的两个，每个都发出有效响应信号，以便通知外设他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线 3. 中断请求和响应引脚（续2） NMI（Non-Ma